JPS6364497A - 回線設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は時分割スイッチ（Ｔ）−空間分割スイッチ（
Ｓ）一時分割スイッチ（Ｔ）構成のスイッチに対する回
線を設定するための回線設定回路に関する。

（従来の技術） 第８図はＴＳＴ型の回線設定回路とその回路の制御メモ
リとの構成を示す。入力段の時分割スイッチ１．〜ＩＩ
ｌが空間分割スイッチ２０に信号線２．〜２ｎを通じて
接続され、空間分割スイッチ２０は出力段の時分割スイ
ッチ３１〜３ｎに信号線４１〜４ｎを通じて接続さ′Ｉ
９．でいる。入力段の時分割スイッチ１、〜１ｎにはそ
れぞれ制御メモリ５１〜５ｎが制御線６．〜６ｎをそれ
ぞれ通じて接続される。出力段の時分割スイッチ３１〜
３ｎに制御メモリ７１〜７ｎがそれぞれ制御線８．〜８
ｎを通じて接続されている。空間分割スイッチ２０に対
する制御メモリ２１が設けられている。制御メモリ５．
〜５ｎ１７１〜７．２１に対するタイミング制御はタイ
ミング制御回路２２で行われ、これに制御インターフェ
ース部２３が接続される。

第９図は従来の制御インターフェース部２３の構成例を
示す。入力段の時分割スイッチの制御メモリ選択回路３
１、出力段の時分割スイッチの制御メモリ選択回路３２
、制御メモリ選択回路３３、制御レジスタ３４、メモリ
選択制御回路３５、デコーダ回路３６からなる。

従来の制御インタフェース部２３を有する回線設定回路
では次のようにスイッチの接続状態（回線設定）を作成
する。予め作成した制御メモリ対応の制御データを制御
レジスタ３４に格納される。

制御データは制御メモリを選択するデータ、制御メモリ
のアドレス、制御メモリのデータ内容および制御内容（
書込み、読みだし等）の制御の種類から構成され、これ
らメモリを選択するデータ、メモリのアドレス、メモリ
のデータ、制御の種類はそれぞれ制御レジスタ３４の格
納位置３４ａ。

３４　ｂ　、　３４　ｃ　、　３４ｄに格納される。

制御データの読み出し制御の場合、制御レジスタ３４中
の制御メモリの選択データが制御線３７を介してメモリ
選択制御回路３５で翻訳され、制御線３８　、３９　、
４．０を駆動して制御メモリ選択回路３１　、３２　、
３３を所望の選択関係に設定する。制御レジスタ３４中
のアドレスデータ及び制御内容データ（制御の種類）は
直接制御線４１゜４２をそれぞれ介して第８図中のタイ
ムスロット制御回路２２に入力される。その制御内容デ
ータの内容に従いタイムスロノＩ・制御回路２２はデー
タ線９．〜９ｎ、１０．〜１０ｎ、　４．３上にデータ
を制御線４１で示されるアドレスから捕獲し読み出す。

制御データの書込み制御の場合、制御レジスタ３４中の
制御メモリの選択データがデコーダ回路３６により制御
メモリの選択信号に変換される。

制御レジスタ３４中の制御メモリのアドレスは制御線４
１を介して直接制御メモリの書込みアドレスとして与え
られ、制御し・ラスタ３４中のメモリデータは書込みデ
ータとしてデータ線４４を介して制御メモリの書込み用
データ線に出力される。

その制御メモリでは、デコーダ回路３６からのメモリ選
択信号、制御メモリアドレスおよびデータをもとに制御
メモリの内容を書き換える。

（発明が解・決しようとする問題点） 従来の回線設定回路では制御メモリに格納するデータを
回線設定回路外部で作成する必要があり、外部でも制御
メモリと同等のデータを保持し、蓄積プログラム制御に
よシ回線設定関係より制御メモリデータの内容を算出し
ていた。これらの制御データ算出時間は回線設定回路の
規模に比例して増大する特徴があり、また時間短縮を進
めるためには保持するデータの内、空間分割スイッチの
使用状態に空きリスト構造を導入するなどデータ類を大
規模化する必要がある。アルコ８リズ人的に算出時間が
短縮できる場合においても回線設定回路の動作速度と比
べると蓄積プログラム制御のため、十分な時間短縮がな
されていると言えないという欠点を有していた。この発
明はＴＳＴ型の回線設定回路において制御メモリデータ
の生成において多くの算出時間を必要とする欠点を解決
することを目的とする。

（問題を解決するための手段） 前記目的を達成する為のこの発明ではＴＳＴ型の回線設
定回路の制御データ生成を回線設定回路内に取込み、制
御データ発生回路をスイッチを連続動作させるために発
生される制御メモリデータと読み出しアドレスをモニタ
し、制御条件に合う空間スイッチ内の空きタイムスロン
トアドレスまたはデータを選択する制御データモニタ部
、アドレスとメモリの識別子およびデータにより制御メ
モリの内容を書き換える書込み制御部、上記制御データ
モニタ部と上記書込み制御部を順序制御する順序制御部
、その順序制御部に制御順序を与える順序制御データ保
持部および外部回路との入出力インタフェース機能を有
する入力部、出力部から構成される制御データ発生回路
とよりなり、各スイッチの制御メモリデータの内容を回
線設定回路動作に合せて読みだし、書換えする。

作用 この発明はＴＳＴ型の回線設定回路において回路の入力
位置と出力位置の関係を制御入力とすると、各スイッチ
回路の制御メモリの内容を制御入力を満足するように変
化させ回線設定状態（ＴＳＴ型スイスインチ続状態）を
作る。

（実施例） 第１図はこの発明の実施例を示す。制御メモリ５１は書
込み制御部５２によシ書込み制御され、アドレスカウン
タ５３によりアドレス指定される制御メモリ５１に制御
データモニタ部５４が接続される。制御入力部５５、制
御出力部５６は制御順序制御部５５に接続され、またこ
れに制御順序データ部５８が接続されている。

第２図はこの発明の実施例において用いる制御入力およ
び制御出力のフォーマット例を示す。これらはコマンド
部６１、出側タイムスロット識別子６２、入側タイムス
ロット識別子６３よりなる。

出側タイムスロット識別子６２は出側Ｔスイッチ識別子
６４と出側Ｔスイッチ読み出しアドレス６５とよりなり
、入側タイムスロント識別子６３は入側Ｔスイッチ識別
子６６と入側Ｔスイッチ読み出しアドレス６７とよりな
る。

この実施例は以下のように動作する。第２図に示すフォ
ーマットに従った制御入力を制御入力部５５に入力する
。制御入力部５５ではその制御入力中のコマンド部６１
を制御順序データ部５８に伝達し、出側タイムスロット
識別子６２、入側タイムスロット識別子６３を制御順序
制御部５７に伝達する。制御順序データ部５８では入力
されたコマンド部６１の内容に合う制御順序データを逐
次抽出し、制御順序制御部５７にその制御順序データを
伝達する。制御順序制御部５７ではその制御順序データ
に従い、制御データモニタ部５４に制御信号を伝達し、
制御データモニタ部５４は制御メモリ５１のデータおよ
びアドレスカウンタ５３のアドレス信号等を抽出し、制
御順序制御部５７に伝達する。制御順序制御部５７はこ
ね、ら信号等を書込み制御部５２に伝達し、書込み制御
部５２はその信号の内容に従い、制御メモリ５１の内容
を書き換える。制御順序制御部５７は制御順序データ部
５８が出力する制御信号に従い、制御メモリ５１のデー
タから３段スイッチの中間スイッチの空き設定を検出し
、設定状態をつくるためのデータを書込み制御部５２に
伝達すること、制御メモリ５１のデータから回線設定回
路の接続状況を検出し、制御信号出力部５６に伝達する
こと、および接続状態を解除するためのデータを書込み
制御部５２に伝達することを行う。書込み制御部５２で
はその解除用データを制御メモリ５１に書込み回線設定
状態を解除する。

第３図はこの発明の実施例における制御データモニタ部
５４の構成例を示す。制御データモニタ部５４はデータ
ランチ回路７１，７２．７３．比較回路？４，７５，７
６、論理積回路７７、選択回路７８，７９，８０．８１
、データラッチ回路８２よりなる。入力信号は入力信号
線８３，８４゜８５よりデータラッチ回路７１　、７２
　、７３へそれぞれ供給され、固定データ線８６．８７
より固定データが比較回路７５．７６へ供給される。デ
ータラッチ回路７１．　、７２　、７３にラッチ指令の
制御信号線８８，８９．９０が選択回路８０．８１に選
択のための制御信号線９１　、９２が接続され、選択回
路７８にメモリスイッチ制御データモニタ線９３ａ・９
３ｂが、選択回路７９に空間スイッチ制御データモニタ
線９４　ａ　、　９４　ｂが接続される。アドレスデー
タモニタ線９６が比較回路７４及び選択回路８０に接続
される。

第４図はこの発明の実施例における書込み制御部５２の
構成例を示す。書込み制御部５２はデータラッチ回路９
７，９８，９９、デコーダ回路１００よりなり、データ
ラッチ回路９７，９８゜９９にそれぞれ入力信号線１０
１．１０２，１０３が接続され、データラッチ回路９７
の出力側アドレス線］０４が接続され、デコーダ回路１
００の出力側に制御メモリ選択線１０５〜１０７が接続
される。

第５図はこの発明の実施例における制御順序制御部５７
の構成例を示す。この制御順序制御部５７はデータラッ
チ回路１１１〜１１７１、選択回路１２１〜１２５より
なり、出力信号線１１３１〜１３７を備えている・ 第６図はこの発明の実施例における制御順序データ部５
８の構成例を示す。この制御順序う”−タ部５８はフリ
ップフロツノ回路１４１、論理積回路１．４２、デコー
ダ回路１４３、カウンタ回路１４４、メモリ回路１４５
、制御信号送信回路１４６からなり、タイミング信じ線
１４７，１４８、入力信号線１４９、制御信号線１５１
〜１５３を備えている。

第７図は第６図中のメモリ回路１４５のデータの内容を
示す。この発明の実施例は貝、Ｉ−のように動作する。

設定状態の読み出しの場合 制御順序制御部５７のデータランチ回路１１１゜１、　
］、　２　、１１．３に読み出しコマンド６１、出側Ｔ
スイッチ識別子６４、出側Ｔスイッチ読み出しアドレス
６５を人力する。その読み出（７コマンド６１は出力信
号線１３８を経由して制御順序データ部５８のデー１−
ダ回路１−４３　ＩＬ大入力お、る。デコーダ回路１４
３ではそのコマンドを翻訳し、その出力はメモリ回路１
４５にアドレス信号の一部どして供給される。データラ
ッチ回路１１］のランチタイミング信号はタイミング信
号線１４７にタイミング信号として供給する。このタイ
ミング信号はフリップフロツノ回路１４１を設定し、そ
の設定された出力Ｃ」論理積回路１４２に入力され、タ
イミング信号線１４８のタイミング信号でカウンタ回路
１４４を起動する。カウンタ回路１４４の出力はアドレ
ス個−弓として、デコーダ回路１４３の出力とともにメ
モリ回路１４５に入力される。

メモリ回路１４５ｉＩ：ｊ：そのアドレスに従いデータ
を制御信号送信回路１４６に入力する。制御信号送信回
路１４Ｇは制御信号として制御信号線１５１〜１５３に
信号を送信する。こねら信号は第７図中のイ行のデータ
による。

制御信号線１３９はｐ９の列のデータに対応（７、入力
端子Ａが選択回路１２１で選１１りさｆＬる。制御信号
線１４０はｐｌＯの列のデータに対応し、入力端子Ｂが
選択回路１２２で選択される１、選択回路１２１の出力
は出力信号線１３１を経由し、制御データモニタ部５４
中のデータラッチ回路７１に入力される。選択回路１２
２の出力は出力信号線１３３を経由し、データラッチ回
路７２に入力される。データラッチ回路７１．７２の制
御部は線８８．８９はメモリ回路１４５からのｐｌ、ｐ
２の列のデータに対応ｌ〜、これらデー・夕がＩｔ　、
ＩＩであるのでデータラッチ回路に入力さ′Ｉｔている
信号をラッチする。即ち、データラッチ回路７１には出
側Ｔスイッチのアドレスが設定され、デ・−タラソチ回
路７２には出側Ｔスイッチの識別子が設定される。

比較回路７４はアトｌメスモニタ線ｑ６の値とデータラ
ッチ回路７１の値とが一致１７だ時に一致信号を選択回
路８１の入力端子Ａに入力する。、選択回路７８はデー
タラッチ回路７２の内容に従い、時分割スイ、ノチ制御
データモニタ線９３ａ、９３ｂの出側Ｔスイッチのｒ−
タを選１尺モニタする、その選択モニタされたデータは
選択回路８０に入力さノ′Ｌる４、選択回路８０の制御
部４３″線９１は第７図のｐｌ４の列に対応し、ここで
は入力端子Ｂが選択される。選択回路８１の制御信号線
９２はｐ　１．５の列に対応し、ここでは入力端子Ａが
選択され、その結果、所望のメモリアドレスにおいてデ
ータラッチ回路８２が前記選択モニタされた出側Ｔスイ
ッチのデー　タをランチする。データラッチ回路８２に
ラッチされたデータは前記出側Ｔスイッチ識別子の前記
出１１１１　Ｔスイッチアドレスに書き込まれていたデ
ータであり、空間スイッチで使用しているタイトスロッ
トアドレスを示す。

データラッチ回路８２の出力は出力信号線１３４に現Ｊ
１．る。この時点においてタイミング信号線１４８にタ
イミング信号が供給され、カウンタ回路１４４がカウン
タ値を一つ更新する３、その結果、メモリ回路１４５は
出力データを更新し、第７図の自行のデータを制御信号
送信回路１４６に供給する。その結果、出力信号線１３
４−．１：ｌのデータラッチ回路１２２を経由して、出
力信号線１：３２を経由してデータラッチ回路７１にア
ドレス信号としてラッチされる。また、データラッチ回
路１１２にあった出側Ｔスイッチ識別子は空間スイッチ
の制御データを読み出すため、選択回路１２２を経由し
、出力信号線１３２を経由し、データラッチ回路７３に
おいてラッチされる。

尚、データラッチ回路７３の制御信号線９０はｐ３の列
に対応している。選択回路８０は入力端子Ｃが選択され
ており、データラッチ回路８２には、空間スイッチで用
いているアドレスにおいて出側Ｔスイッチ側が選択して
いる入側Ｔスイッチの識別子がデータとしてラッチされ
る。

同様に次のタイミングではデータラッチ回路８２のデー
タがデータラッチ回路１１６およびデータランチ回路８
２にラッチされ、入側Ｔスイッチの空間スイッチで用い
ているアドレスのデータがデータラッチ回路８２にラッ
チさ才１．る。次のタイミングでは、データラッチ回路
８２にランチされているデータがデータラッチ回路１１
７に入側スイッチの入力タイムスロノトアドレスとして
ラッチされる。尚、制御信号線１６］はｐ８の列に対応
する。

次のタイミングではメモリ回路１４５がらカウンタ回路
１４４およびフリソプフロツゾ回路１４１にリセット信
号が入力され、カウンタの停止が行わわ、る。以上のよ
うにして、出側Ｔスイッチ識別子、出側Ｔスイッチアド
レスに接続されている入側Ｔスイッチ識別子および入側
Ｔスイッチアドレスが応答として出力さね、る。

設定状態を作成する場合 データラッチ回路１１１に書込みコマンド、データラッ
チ回路１１２に出側Ｔスイッチの識別子、データラッチ
回路１１３に出側Ｔスイッチのアドレス、データラッチ
回路１１４に入側Ｔスイッチの識別子、データラッチ回
路１１５に入側Ｔスイッチのアドレスを設定する。書込
みコマンドは「設定状態の読み出しの場合」と同様に制
御順序制御データ部５７に入力され、制御順序データが
逐次制御順序制御部５７に供給される。最初のタイミン
グでは、データラッチ回路７２には入側Ｔスイッチの識
別子、データラッチ回路７３には出側Ｔスイッチの識別
子が設定される。選択回路７８゜７９は該当するメモリ
スイッチおよび空間スイッチの制御データを選択する。

比較回路７５でニＪ二空きデータ線８６と選択回路７８
の出力信号とを比較し、一致信号を論理積回路７７に入
力する。比較回路７６でも同様に固定データ線８７と選
択回路７９の出力信号とを比較し、一致信号を論理積回
路７７に入力する。

論理積回路７７では比較回路７５．７６の一致信号で一
致するものを選択回路８１に人力する。

選択回路８１では入力端子Ｂが選択さｈ、データラッチ
回路８２に制御信号として供給される。選択回路８０は
入力端子Ａを選択しでおり、アドレスデータモニタ線９
６のアトｌ／ステータがデータランチ回路８２に収容さ
ｆｔでいる。デー・タラッヂ回路８２は選択回路８１か
らの制御信号に従いアドレス信号をラッチする。そのラ
ッチされたデー（Ｉ７） りは空間スイッチの空きアドレスを示す。

次のステップで出力信号線１３５に出側Ｔスイッチのア
ドレス、出力信号線１３６に出側Ｔスイッチの識別子、
出力信号線１３７に出力信号線１３４経出でデータラッ
チ回路８２でラッチされている空き空間スイッチのアド
レスが出力され１、それぞり、データラッチ回路９７，
９８．９９にラッチされる。データラッチ回路９８の出
力はデコーダ回路１（）０で翻訳され制御メモリ選択線
１０５〜１０７に選択信号を送出する。データラッチ回
路９９のデータはデータラッチ回路９７のデータ内容を
アドレスとしてアドレス制御タイミング線１６２のタイ
ミングにより、出側Ｔスイッチの定められたアドレスに
書き込まわ、る。続く２つのタイミングで空き空間スイ
ッチのアト）／スに合致した出側Ｔスイッチに対応する
空間スイッチ制御メモリ、入側Ｔスイッチ制御メモリに
入側Ｔスイッチ識別子および入側Ｔスイッチアト■／ス
が書き込１ｆ１１回線設定状態が作られる。

その他の制御と１−で同様の手法で第９図の制御順序デ
ータのメモリの内容に従い、設定状態を解除することも
できる。

（発明の効果） 以」−説明したようにこの発明ではＴＳＴ型の回線設定
回路の時分割スイッチおよび空間スイッチの制御メモリ
の制御データの生成において、逐次実行されている制御
メモリのデータとアドレスをモニタするモニタ部５４、
そのモニタ部５４および制御メモリへのデータの書込み
制御を行なう書込み制御部５２を逐次制御する制御順序
制御部５７および制御順序制御部５７に制御順序をあた
える制御順序データ部５８からなる制御機構をもちいて
いるため、ＴＳＴ型の回線設定を回線設定回路の動作周
期の４乃至５倍の周期で実施することができ、回線設定
の速度を従来に比べ高速にすることができる効果を有す
る。この発明は回線設定回路を有する同期端局装置およ
び回線設定用の集積回路において利用できる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブ［１ツク図、第２図
はこの発明に用いる制御入力および出力のフォーマット
例を示す図、第３図は第１図中の制御データモニタ部５
４の構成図、第４図は第１図中の書込み制御部５２の構
成図、第５図は第１図中の制御順序制御部５７の構成図
、第６図は第１図中の制御順序データ部５８の構成図、
第７図は第６図中のメモリ回路１７Ｉ５のデータの内容
を示す図、第８図はＴＳＴ型の回線設定回路と同回路の
制御メモリの構成図、第９図は従来の制御インクフェー
ス部の構成例を示ずブ【７ツク図である。

Claims (1)

【特許請求の範囲】
1. （１）時分割スイッチの機能を有する複数のメモリスイ
   ッチと空間分割スイッチ機能を有するセレクタスイッチ
   とから構成され、時分割多重化信号内のタイムスロット
   相互間の接続関係を生成するＴＳＴ型の複合スイッチと
   そのスイッチを制御する制御メモリからなる回線設定方
   式において、これらスイッチを連続動作させるために発
   生される制御メモリデータと上記制御メモリの読み出し
   アドレスとをモニタし、与えられたアドレスの制御メモ
   リデータまたはメモリスイッチ相互間を連結する空間ス
   イッチの空きタイムスロットアドレスを抽出する制御デ
   ータモニタ部と、 アドレスとメモリの識別子およびデータにより制御メモ
   リの内容を書き換える書込み制御部と、上記制御データ
   モニタ部と上記書込み制御部とを順序制御する順序制御
   部と、 その順序制御部に制御順序を与える順序制御データ保持
   部と、 外部回路との入出力インタフェース機能を有する入力部
   及び出力部から構成される制御データ発生回路とを具備
   し、 スイッチの入出力関係を制御入力として、上記複合スイ
   ッチの接続状態の検索、接続状態の解除および接続状態
   の設定を実施する回線設定回路。