JPS59204257A - 多層配線構造の形成方法 - Google Patents
多層配線構造の形成方法Info
- Publication number
- JPS59204257A JPS59204257A JP7905783A JP7905783A JPS59204257A JP S59204257 A JPS59204257 A JP S59204257A JP 7905783 A JP7905783 A JP 7905783A JP 7905783 A JP7905783 A JP 7905783A JP S59204257 A JPS59204257 A JP S59204257A
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- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- contact hole
- metal layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は工程数の少ない多層配線構造の形成方法に関す
る。
る。
シリコン集積回路等の半導体装置においては、複数の配
線用金属層を縦横に錯綜させて形成する必要上、層間絶
縁層を介して複数の金属層を積層させると共に所定箇所
においてコンタクトホールを介して上下の金属層を電気
的に接続する多層配線構造が採用され−Ｃいる。
線用金属層を縦横に錯綜させて形成する必要上、層間絶
縁層を介して複数の金属層を積層させると共に所定箇所
においてコンタクトホールを介して上下の金属層を電気
的に接続する多層配線構造が採用され−Ｃいる。
従来の多層配線構造の形式方法は、第１図に断面図２・
例示するように、能動領域（図示せず）が形成されたシ
リコン基板１上にゲート絶縁層２が形成され、さらにそ
の上にゲート電極層（第１の電極層）３が設けられてい
るＦＥＴ （半導体装置）を想定すると、まず（ａ）半
導体装置に形成された第１の金属層３を絶縁層４で被覆
する。次に、（ｂ）絶縁層４をフォトレジスト膜５で被
覆し、（Ｃ）フォトレジスト膜５と絶縁層４を同一速度
でエツチングすることにより絶縁層４０表面を平坦化す
る。次に（ｄ）絶縁層４上に同種の絶縁物を堆積するこ
とにより絶縁層４を盛上げ、（ｅ）フォトリングラフィ
・エッチによりコンタクトホール６を形成し、最後に（
ｆ）コンタクトボール６の内部とその周辺の絶縁層４上
に第２の金属層７を形成する。工程（Ｃ）において絶縁
層４０段差を除去して平坦化するのは、段差を残したま
まコンタクトホールを形成し段差を跨いで第２の金属層
を形成すると第２の金属層が段差の端部で薄くなって断
線し易くなるからである。このような段差を除くため従
来方法は、第１図に例示するように相当多数の工程を要
するという欠点がある。
例示するように、能動領域（図示せず）が形成されたシ
リコン基板１上にゲート絶縁層２が形成され、さらにそ
の上にゲート電極層（第１の電極層）３が設けられてい
るＦＥＴ （半導体装置）を想定すると、まず（ａ）半
導体装置に形成された第１の金属層３を絶縁層４で被覆
する。次に、（ｂ）絶縁層４をフォトレジスト膜５で被
覆し、（Ｃ）フォトレジスト膜５と絶縁層４を同一速度
でエツチングすることにより絶縁層４０表面を平坦化す
る。次に（ｄ）絶縁層４上に同種の絶縁物を堆積するこ
とにより絶縁層４を盛上げ、（ｅ）フォトリングラフィ
・エッチによりコンタクトホール６を形成し、最後に（
ｆ）コンタクトボール６の内部とその周辺の絶縁層４上
に第２の金属層７を形成する。工程（Ｃ）において絶縁
層４０段差を除去して平坦化するのは、段差を残したま
まコンタクトホールを形成し段差を跨いで第２の金属層
を形成すると第２の金属層が段差の端部で薄くなって断
線し易くなるからである。このような段差を除くため従
来方法は、第１図に例示するように相当多数の工程を要
するという欠点がある。
本発明は上記従来方法の欠点に鑑みてなされたものであ
り、その目的は、工程数が少なく安価で歩留りの良い多
層配線構造の形成方法を提供することにある。
り、その目的は、工程数が少なく安価で歩留りの良い多
層配線構造の形成方法を提供することにある。
上記目的を達成する本発明は、段差の除去とコンタクト
ホールの形成を同一のドライエツチング工程で行なうよ
うに構成されている。
ホールの形成を同一のドライエツチング工程で行なうよ
うに構成されている。
以下本発明の詳細を実施例により説明する。
第２図は本発明の一実施例の工程を断面図によって示す
ものであり、従来例との対比を容易にするため、第１図
と同一の構成要素には同一の参照符号を付している。
ものであり、従来例との対比を容易にするため、第１図
と同一の構成要素には同一の参照符号を付している。
まず、（Ａ）半導体装置に形成されたアルミニウムから
成る第１の金属層３を、ＣＶＤ法やプラズマＣＶＤ法等
の慣用技術を用いて二酸化シリコンの絶縁層４で被覆す
る。次に、（Ｂ）絶縁層４をこれとほぼ同一の厚みを有
するＫＴＦＲのフォトレジスト膜５で被覆したのち、第
１の金属層６の上方においてフォトレジスト膜５内に開
口８を形成する。引続き、（Ｃ）開口８を含む表面層を
、第１の金属層６が露出するまで、アルゴンイオンビー
ムでエツチングする。アルゴンイオンビームの加速電圧
をＩ ＫｅＶ 。
成る第１の金属層３を、ＣＶＤ法やプラズマＣＶＤ法等
の慣用技術を用いて二酸化シリコンの絶縁層４で被覆す
る。次に、（Ｂ）絶縁層４をこれとほぼ同一の厚みを有
するＫＴＦＲのフォトレジスト膜５で被覆したのち、第
１の金属層６の上方においてフォトレジスト膜５内に開
口８を形成する。引続き、（Ｃ）開口８を含む表面層を
、第１の金属層６が露出するまで、アルゴンイオンビー
ムでエツチングする。アルゴンイオンビームの加速電圧
をＩ ＫｅＶ 。
ビーム電流密度を０．８５ ｍＡＪ’ｃａとした場合、
二酸化シリコンの絶縁層４とＫＴＦＲのフォトレジスト
膜５に対するエツチング速度はそれぞれ２．５μｍ／
ｈ及び２．６μψと同程度であり、また絶縁層４とフォ
トレジスト膜５の厚みはほぼ等しいので、コンタクトホ
ール６の完成（金属層６の露出）と絶縁層４上の段差の
消滅がほぼ同時に実現される。金属層６の露出は、金属
層６を構成するアルミニウム原子が排ガス中に混入され
始めたことを質料分析法、放電インピーダンスの変化を
検出する方法等適宜の公知手法により検出される。最後
に、（Ｄ）コンタクトホール６の内部及びその周辺の絶
縁層４上にわたって、真空蒸着やスパッタリング等の適
宜な公知手法を用いて、アルミニウムを堆積することに
より第２の金属層７を形成する。
二酸化シリコンの絶縁層４とＫＴＦＲのフォトレジスト
膜５に対するエツチング速度はそれぞれ２．５μｍ／
ｈ及び２．６μψと同程度であり、また絶縁層４とフォ
トレジスト膜５の厚みはほぼ等しいので、コンタクトホ
ール６の完成（金属層６の露出）と絶縁層４上の段差の
消滅がほぼ同時に実現される。金属層６の露出は、金属
層６を構成するアルミニウム原子が排ガス中に混入され
始めたことを質料分析法、放電インピーダンスの変化を
検出する方法等適宜の公知手法により検出される。最後
に、（Ｄ）コンタクトホール６の内部及びその周辺の絶
縁層４上にわたって、真空蒸着やスパッタリング等の適
宜な公知手法を用いて、アルミニウムを堆積することに
より第２の金属層７を形成する。
上記実施例においては、コンタクトホール６の完成と段
差の消滅を同時に達成するため、絶縁層４とフォトレジ
スト膜５の厚みをほぼ等しくすると共に、両者に対する
エツチング速度がほぼ等しくなるようにイオンビームエ
ツチング等の無反応性イオンエツチングを採用したが、
これに代えて、一般にエツチング速度が異なる反応性プ
ラズマ又はスパッタエツチングを採用すると共に反応速
度比に応じた層厚みと膜厚の比を選択することによって
も、同じ目的を達成できる。
差の消滅を同時に達成するため、絶縁層４とフォトレジ
スト膜５の厚みをほぼ等しくすると共に、両者に対する
エツチング速度がほぼ等しくなるようにイオンビームエ
ツチング等の無反応性イオンエツチングを採用したが、
これに代えて、一般にエツチング速度が異なる反応性プ
ラズマ又はスパッタエツチングを採用すると共に反応速
度比に応じた層厚みと膜厚の比を選択することによって
も、同じ目的を達成できる。
また、絶縁層４を予め厚めに形成しておくことにより段
差の消滅後にコンタクトホールが完成するように構成で
きるし、逆に金属層６を厚めに形成しておきこれがエツ
チングによりある程度えぐられることを許容すれば、開
口の完成と段差の消滅を同時に実現することは必ずしも
必要でなく、従って上述した厚みとエツチング速度の関
係は必ずしも必要ではない。しかしながら開口の完成と
段差の消滅を同時に達成することは処理時間が短縮でき
るという点において、本発明の一好ｉＷＡ芙施例といえ
る。
差の消滅後にコンタクトホールが完成するように構成で
きるし、逆に金属層６を厚めに形成しておきこれがエツ
チングによりある程度えぐられることを許容すれば、開
口の完成と段差の消滅を同時に実現することは必ずしも
必要でなく、従って上述した厚みとエツチング速度の関
係は必ずしも必要ではない。しかしながら開口の完成と
段差の消滅を同時に達成することは処理時間が短縮でき
るという点において、本発明の一好ｉＷＡ芙施例といえ
る。
以上、第１の金属層６がゲート絶縁膜２（一般には絶縁
膜）上に形成されている場合を例示したか、これがシリ
コン基板１上に直接形成されている場合、更には半導体
装置がシリコン以外で構成されている場合には本発明が
適用できるのは明らかである。
膜）上に形成されている場合を例示したか、これがシリ
コン基板１上に直接形成されている場合、更には半導体
装置がシリコン以外で構成されている場合には本発明が
適用できるのは明らかである。
以上説明したように、本発明は段差の除去とコンタクト
ホールの形成を同一のドライエツチング工程で行う構成
であるから、工程数の削減による経済化と歩留りの向上
を図ることができる。
ホールの形成を同一のドライエツチング工程で行う構成
であるから、工程数の削減による経済化と歩留りの向上
を図ることができる。
第１図は従来例の工程を例示するｆａｔ面図、第２図は
本発明の一実施例の工程を例示する断面図である。 ６・・・コンタクトボール、７・・・第２の金属層、８
・・・開口。 特許出願人 住友電気工業株式会社 代 理 人 弁理士玉蟲久五部 第１図 第２図 、３
本発明の一実施例の工程を例示する断面図である。 ６・・・コンタクトボール、７・・・第２の金属層、８
・・・開口。 特許出願人 住友電気工業株式会社 代 理 人 弁理士玉蟲久五部 第１図 第２図 、３
Claims (1)
- 【特許請求の範囲】 半導体装置に形成された第１の金属層を絶縁層で被覆し
、 該絶縁層をさらにフォトレジスト膜で被覆したのち前記
第１の金属層の上方において該フォトレジスト膜内に開
口を形成し、 該開口を含む表面層を前記第１の金属層が露出するまで
ドライエツチングすることにより前記絶縁層内にコンタ
クトホールを形成し、 該コンタクトホールの内部及びその周辺の前記絶縁層上
にわたって第２の金属層を形成したことを特徴とする多
層配線構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7905783A JPS59204257A (ja) | 1983-05-06 | 1983-05-06 | 多層配線構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7905783A JPS59204257A (ja) | 1983-05-06 | 1983-05-06 | 多層配線構造の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59204257A true JPS59204257A (ja) | 1984-11-19 |
Family
ID=13679264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7905783A Pending JPS59204257A (ja) | 1983-05-06 | 1983-05-06 | 多層配線構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209745A (ja) * | 1988-02-17 | 1989-08-23 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1983
- 1983-05-06 JP JP7905783A patent/JPS59204257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209745A (ja) * | 1988-02-17 | 1989-08-23 | Fujitsu Ltd | 半導体装置の製造方法 |
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