JPH01209745A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01209745A JPH01209745A JP3586588A JP3586588A JPH01209745A JP H01209745 A JPH01209745 A JP H01209745A JP 3586588 A JP3586588 A JP 3586588A JP 3586588 A JP3586588 A JP 3586588A JP H01209745 A JPH01209745 A JP H01209745A
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- film
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Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 abstract 1
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の表面のカバー膜の平坦化工程の改良に関し
、 カバー膜の表面の平坦度が高く、工程数が少なく、従っ
て手番も短い半導体装置の製造方法の提供を目的とし、 導電層パターンの形成された基板上に絶縁膜を形成し、
該絶縁膜上にレジスト膜を上面がほぼ平坦になるように
形成し、該レジスト膜にリソグラフィー技術を用い、該
導電層パターンの形成された領域のレジスト膜を部分的
に除去した後、該レジスト膜と絶縁膜とをエツチング速
度がほぼ等しいエツチング手段により表面からエツチン
グして表面を平坦化すると共に、該絶縁膜に開口部を形
成し、該導電層パターンを露出させるよう構成する。
、 カバー膜の表面の平坦度が高く、工程数が少なく、従っ
て手番も短い半導体装置の製造方法の提供を目的とし、 導電層パターンの形成された基板上に絶縁膜を形成し、
該絶縁膜上にレジスト膜を上面がほぼ平坦になるように
形成し、該レジスト膜にリソグラフィー技術を用い、該
導電層パターンの形成された領域のレジスト膜を部分的
に除去した後、該レジスト膜と絶縁膜とをエツチング速
度がほぼ等しいエツチング手段により表面からエツチン
グして表面を平坦化すると共に、該絶縁膜に開口部を形
成し、該導電層パターンを露出させるよう構成する。
本発明は、半導体装置の製造方法に係り、特に半導体装
置の表面のカバー膜の平坦化工程の改良に関するもので
ある。
置の表面のカバー膜の平坦化工程の改良に関するもので
ある。
半導体装置のアセンブリ工程において、半導体素子のポ
ンディングパッドとパッケージの電極との接続を、ワイ
ヤボンディングによらず、半導体素子のポンディングパ
ッドとパッケージのタブとの直接な接触により行う組立
方法がある。
ンディングパッドとパッケージの電極との接続を、ワイ
ヤボンディングによらず、半導体素子のポンディングパ
ッドとパッケージのタブとの直接な接触により行う組立
方法がある。
このような組立方法を採用した場合に、この半導体素子
のポンディングパッドとパッケージのタブとを安定して
接触させるためには、半導体装置の表面のカバー膜が平
坦に形成されていることが必要となる。
のポンディングパッドとパッケージのタブとを安定して
接触させるためには、半導体装置の表面のカバー膜が平
坦に形成されていることが必要となる。
このカバー膜の平坦化工程は多くの工程からなり、長い
手番が必要である。
手番が必要である。
以上のような状況から工程数が少なく、手番の短い半導
体装置の製造方法が要望されている。
体装置の製造方法が要望されている。
従来の半導体装置の製造方法を第２図により工程順に説
明する。
明する。
先ず第２図（ａ）に示すように、半導体基板１１の表面
にボンディング電極１２及び配線層１３を形成し、第２
図（ｂｌに示すように全面にカバー膜１４を形成する。
にボンディング電極１２及び配線層１３を形成し、第２
図（ｂｌに示すように全面にカバー膜１４を形成する。
次に第２図（Ｃ）に示すように、このカバー膜１４の表
面の全面にカバー膜１４とエツチングレートが略等しい
レジスト１５を塗布する。
面の全面にカバー膜１４とエツチングレートが略等しい
レジスト１５を塗布する。
その後、全面エツチングを行って第２図（ｄ）に示すよ
うに、カバー膜１４とレジスト１５とを共にエツチング
し、図示のような平坦面を形成する。
うに、カバー膜１４とレジスト１５とを共にエツチング
し、図示のような平坦面を形成する。
次いで第２図（ｅ）に示すように、レジスト１５を除去
し、カバー膜１４を露出し、第２図（ｆ）に示すように
このカバー膜１４の表面に更にカバー膜を形成すると図
示のような形状のカバー膜１６が形成される。
し、カバー膜１４を露出し、第２図（ｆ）に示すように
このカバー膜１４の表面に更にカバー膜を形成すると図
示のような形状のカバー膜１６が形成される。
ここでカバー膜１６の全面にレジスト１７を塗布し、第
２図（ａに示すように、ボンディング電極１２の上のカ
バー膜１６の表面に形成したレジス目７をリソグラフィ
ー技術によりパターニングし、ボンディング電極１２用
の窓開けを行う。
２図（ａに示すように、ボンディング電極１２の上のカ
バー膜１６の表面に形成したレジス目７をリソグラフィ
ー技術によりパターニングし、ボンディング電極１２用
の窓開けを行う。
最後に第２図（ｈ）に示すように、このレジスト１７に
形成した窓をマスクとしてボンディング電極１２用の窓
開けを行った後、レジス目７を除去する。
形成した窓をマスクとしてボンディング電極１２用の窓
開けを行った後、レジス目７を除去する。
以上説明の従来の半導体装置の製造方法においては、工
程がカバー膜を平坦にする工程と、ボンディング電極用
の窓開は工程の２工程からなり、カバー膜の表面を平坦
に形成するためにレジスト塗布及び全面エツチング工程
を、二回のカバー膜の成長の間に行っているために工程
数が多くなり、従って手番も長くなっているという問題
点があり、形成たれたカバー膜の表面の平坦度も低いも
のである。
程がカバー膜を平坦にする工程と、ボンディング電極用
の窓開は工程の２工程からなり、カバー膜の表面を平坦
に形成するためにレジスト塗布及び全面エツチング工程
を、二回のカバー膜の成長の間に行っているために工程
数が多くなり、従って手番も長くなっているという問題
点があり、形成たれたカバー膜の表面の平坦度も低いも
のである。
本発明は以上のような状況からカバー膜の表面の平坦度
が高く、工程数が少なく、従って手番も短い半導体装置
の製造方法の提供を目的としたものである。
が高く、工程数が少なく、従って手番も短い半導体装置
の製造方法の提供を目的としたものである。
上記問題点は、導電層パターンの形成された基板上に絶
縁膜を形成し、該絶縁膜上にレジスト膜を上面がほぼ平
坦になるように形成し、該レジスト膜にリソグラフィー
技術を用い、該導電層パターンの形成された領域のレジ
スト膜を部分的に除去した後、該レジスト膜と絶縁膜と
をエツチング速度がほぼ等しいエツチング手段により表
面からエツチングして表面を平坦化すると共に、該絶縁
膜に開口部を形成し、該導電層パターンを露出させる本
発明による半導体装置の製造方法によって解決される。
縁膜を形成し、該絶縁膜上にレジスト膜を上面がほぼ平
坦になるように形成し、該レジスト膜にリソグラフィー
技術を用い、該導電層パターンの形成された領域のレジ
スト膜を部分的に除去した後、該レジスト膜と絶縁膜と
をエツチング速度がほぼ等しいエツチング手段により表
面からエツチングして表面を平坦化すると共に、該絶縁
膜に開口部を形成し、該導電層パターンを露出させる本
発明による半導体装置の製造方法によって解決される。
即ち本発明においては、ボンディング電極及び配線層の
表面に膜厚の厚いカバー膜を形成し、この表面にカバー
膜とエツチングレートが略等しいレジストを塗布し、先
ずリソグラフィー技術によりこのレジストにボンディン
グ電極用の窓開けを行い、次にこのレジストの窓をマス
クとするカバー膜の窓開けと、レジスト及びカバー膜の
凸部のエツチング処理を異方性エツチングにより同時に
行うので、−度のカバー膜の成長とレジスト塗布を行う
ことにより、カバー膜の平坦化とボンディング電極用の
窓開けを同時に行い、平坦度の高いカバー膜を形成する
ことが可能となる。
表面に膜厚の厚いカバー膜を形成し、この表面にカバー
膜とエツチングレートが略等しいレジストを塗布し、先
ずリソグラフィー技術によりこのレジストにボンディン
グ電極用の窓開けを行い、次にこのレジストの窓をマス
クとするカバー膜の窓開けと、レジスト及びカバー膜の
凸部のエツチング処理を異方性エツチングにより同時に
行うので、−度のカバー膜の成長とレジスト塗布を行う
ことにより、カバー膜の平坦化とボンディング電極用の
窓開けを同時に行い、平坦度の高いカバー膜を形成する
ことが可能となる。
以下第１図について本発明の一実施例を説明する。
−先ず第１図（ａ）に示すように、半導体基板１の表面
に、例えばアルミニウムよりなるボンディング電極２及
び配線層３を形成し、第１図（ｂ）に示すようにシリコ
ン酸化膜よりなる膜厚１５，０００〜２０，０００人の
厚いカバー膜４を形成する。
に、例えばアルミニウムよりなるボンディング電極２及
び配線層３を形成し、第１図（ｂ）に示すようにシリコ
ン酸化膜よりなる膜厚１５，０００〜２０，０００人の
厚いカバー膜４を形成する。
次に第１図ＴＣ）に示すように、このカバー膜４の表面
の全面にカバー膜４とエツチングレートが略等しいレジ
スト５を塗布する。
の全面にカバー膜４とエツチングレートが略等しいレジ
スト５を塗布する。
次いで第１図（ｄ）に示すように、リソグラフィー技術
によりこのレジスト５にボンディング電極用の窓開けを
行う。
によりこのレジスト５にボンディング電極用の窓開けを
行う。
その後、第１図（ｅｌに示すように、レジスト５とカバ
ー膜４に対するエツチングレートが略等しいエツチング
手段、例えばドライエツチングによりこのレジスト５の
窓をマスクとするカバー膜４の窓開けと、レジスト５及
びカバー膜４の凸部のエツチング処理とを同時に行い、
ボンディング電極２用の窓の形成とカバー膜４の表面の
平坦化処理とを一度に完了する。
ー膜４に対するエツチングレートが略等しいエツチング
手段、例えばドライエツチングによりこのレジスト５の
窓をマスクとするカバー膜４の窓開けと、レジスト５及
びカバー膜４の凸部のエツチング処理とを同時に行い、
ボンディング電極２用の窓の形成とカバー膜４の表面の
平坦化処理とを一度に完了する。
このように、唯−度のカバー膜４の形成と、レジスト５
の塗布と、このレジスト５のボンディング電極２用の窓
開けとを行った後に、−度にカバー膜４のボンディング
電極２用の窓開けとカバー膜４の表面の平坦化処理とを
行うことが可能となる。
の塗布と、このレジスト５のボンディング電極２用の窓
開けとを行った後に、−度にカバー膜４のボンディング
電極２用の窓開けとカバー膜４の表面の平坦化処理とを
行うことが可能となる。
以上の説明から明らかなように本発明によれば極めて少
ない工程により、ボンディング電極用の窓開けとカバー
膜の表面の平坦化処理とを行うことが可能となる利点が
あり、著しい経済的効果が期待でき工業的には極めて有
用なものである。
ない工程により、ボンディング電極用の窓開けとカバー
膜の表面の平坦化処理とを行うことが可能となる利点が
あり、著しい経済的効果が期待でき工業的には極めて有
用なものである。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １は半導体基板、 ２はボンディング電極、 ３は配線層、 ４はカバー膜、 ５ばレジスト、 を示す。 ｆａｔ ボンディング電極（２）、配線Ｎ（３）の形
成本発明による一実施例を工程順に示す倒断面図第１図 ｌａｌ ホ７テ４ ｙグｔａｉ（ｔｚ）、 配線ＦＪ
（１３）ノ形ｔｉｌｂｌ カバー膜（１４）の成長 （Ｃ１レジスト（１５）の塗布 従来の半導体装置の製造方法を工程順に示す側断回図１
ｆｌ カバーＩＩ（１６）の成長 （幻 レジスト（１７）の形成、レジスト（１７）のボ
ンディング電極用の窓開は従来の半導体装置の製造方法
を工程順に示す側断面図第２図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １は半導体基板、 ２はボンディング電極、 ３は配線層、 ４はカバー膜、 ５ばレジスト、 を示す。 ｆａｔ ボンディング電極（２）、配線Ｎ（３）の形
成本発明による一実施例を工程順に示す倒断面図第１図 ｌａｌ ホ７テ４ ｙグｔａｉ（ｔｚ）、 配線ＦＪ
（１３）ノ形ｔｉｌｂｌ カバー膜（１４）の成長 （Ｃ１レジスト（１５）の塗布 従来の半導体装置の製造方法を工程順に示す側断回図１
ｆｌ カバーＩＩ（１６）の成長 （幻 レジスト（１７）の形成、レジスト（１７）のボ
ンディング電極用の窓開は従来の半導体装置の製造方法
を工程順に示す側断面図第２図
Claims (1)
- 【特許請求の範囲】 導電層パターンの形成された基板上に絶縁膜を形成し
、 該絶縁膜上にレジスト膜を上面がほぼ平坦になるように
形成し、 該レジスト膜にリソグラフィー技術を用い、該導電層パ
ターンの形成された領域のレジスト膜を部分的に除去し
た後、 該レジスト膜と絶縁膜とをエッチング速度がほぼ等しい
エッチング手段により表面からエッチングして表面を平
坦化すると共に、該絶縁膜に開口部を形成し、該導電層
パターンを露出させることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3586588A JPH01209745A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3586588A JPH01209745A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209745A true JPH01209745A (ja) | 1989-08-23 |
Family
ID=12453883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3586588A Pending JPH01209745A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209745A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204257A (ja) * | 1983-05-06 | 1984-11-19 | Sumitomo Electric Ind Ltd | 多層配線構造の形成方法 |
| JPS61170046A (ja) * | 1985-01-24 | 1986-07-31 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1988
- 1988-02-17 JP JP3586588A patent/JPH01209745A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204257A (ja) * | 1983-05-06 | 1984-11-19 | Sumitomo Electric Ind Ltd | 多層配線構造の形成方法 |
| JPS61170046A (ja) * | 1985-01-24 | 1986-07-31 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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