JPH0213936B2 - - Google Patents
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- JPH0213936B2 JPH0213936B2 JP58202054A JP20205483A JPH0213936B2 JP H0213936 B2 JPH0213936 B2 JP H0213936B2 JP 58202054 A JP58202054 A JP 58202054A JP 20205483 A JP20205483 A JP 20205483A JP H0213936 B2 JPH0213936 B2 JP H0213936B2
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- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置に係り、特に水銀カド
ミウムテルライド結晶などの非常に脆弱で高価な
基板を有する半導体素子の電極パターンを他の物
体の表面に拡張した場合の、半導体素子から他の
物体への電極パターンの形成を容易にしたもので
ある。
ミウムテルライド結晶などの非常に脆弱で高価な
基板を有する半導体素子の電極パターンを他の物
体の表面に拡張した場合の、半導体素子から他の
物体への電極パターンの形成を容易にしたもので
ある。
従来、この種の装置として第1図、第2図に示
すものがあつた。第1図において、1は水銀カド
ミウムテルライド結晶などの非常に脆弱で高価な
基板を有する半導体素子、2は電極配線で、この
電極配線2を絶縁性基板等の他の部材3上に拡張
したものであり、半導体素子1は他の部材3の上
に接着剤4により結合されたものである。
すものがあつた。第1図において、1は水銀カド
ミウムテルライド結晶などの非常に脆弱で高価な
基板を有する半導体素子、2は電極配線で、この
電極配線2を絶縁性基板等の他の部材3上に拡張
したものであり、半導体素子1は他の部材3の上
に接着剤4により結合されたものである。
また、第2図においては、半導体素子1と他の
部材3とが接着剤4により同一平面状に結合さ
れ、その上に電極配線2が形成されたものであ
る。
部材3とが接着剤4により同一平面状に結合さ
れ、その上に電極配線2が形成されたものであ
る。
第1図に示す従来の半導体装置は、写真製版技
術を用いるために、脆弱な水銀カドミウムテルラ
イド結晶からなる半導体素子1を10〜20μmと薄
く研磨しなければならず、さらに、エツジをエツ
チング法およびラツピング法により丸みを持たせ
る必要があり、このプロセスは大変困難である。
また、段差がかなりあるために、写真製版が非常
に困難であるなどの欠点があつた。
術を用いるために、脆弱な水銀カドミウムテルラ
イド結晶からなる半導体素子1を10〜20μmと薄
く研磨しなければならず、さらに、エツジをエツ
チング法およびラツピング法により丸みを持たせ
る必要があり、このプロセスは大変困難である。
また、段差がかなりあるために、写真製版が非常
に困難であるなどの欠点があつた。
また、第2図に示す従来の半導体装置では、接
着剤4の部分をラツピング等の方法により半導体
素子1および他の部材3と同一平面になるように
研磨する必要があり、プロセス中の工程が著しく
困難、かつ、増大するなどの欠点があつた。
着剤4の部分をラツピング等の方法により半導体
素子1および他の部材3と同一平面になるように
研磨する必要があり、プロセス中の工程が著しく
困難、かつ、増大するなどの欠点があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、半導体素子と、
この半導体素子と接続される絶縁性基板等の他の
部材を接着剤を用いずに、半導体素子と他の部材
の一部を約1μm程度の厚みを持つ薄膜で覆い、
半導体素子の表面と絶縁性基板等の他の部材の表
面を同一平面にした後に、写真製版技術を用いて
半導体素子、他の部材の両者にまたがる電極パタ
ーンを形成するようにしたものである。
除去するためになされたもので、半導体素子と、
この半導体素子と接続される絶縁性基板等の他の
部材を接着剤を用いずに、半導体素子と他の部材
の一部を約1μm程度の厚みを持つ薄膜で覆い、
半導体素子の表面と絶縁性基板等の他の部材の表
面を同一平面にした後に、写真製版技術を用いて
半導体素子、他の部材の両者にまたがる電極パタ
ーンを形成するようにしたものである。
〔発明の実施例〕
第3図a,bはこの発明の一実施例を示す図
で、1〜3は第1図と同じものであり、5は前記
半導体素子1と他の部材3を接続する薄膜、6は
絶縁性基板であり、その上に半導体素子1および
他の部材3が間隙をおいて接着剤7により接着固
定される。
で、1〜3は第1図と同じものであり、5は前記
半導体素子1と他の部材3を接続する薄膜、6は
絶縁性基板であり、その上に半導体素子1および
他の部材3が間隙をおいて接着剤7により接着固
定される。
この製造方法について説明すると、まず、水銀
カドミウムテルライド結晶からなる半導体素子1
と、絶縁性基板等の他の部材3を接着剤7により
絶縁性基板6上に間隙をおいて貼り付ける。その
後、薄膜5を半導体素子1と他の部材3上にその
表面の一部を同時に覆うように載せる。この時、
薄膜5は半導体素子1、他の部材3上に密着させ
る必要がある。その方法として、薄膜5にレジス
トを使用した場合、100℃前後で約15分程アニー
ルすればよいことが分つた。その後、パターン形
成部分に金などの蒸着およびメツキを行い、エツ
チング法によりパターンを形成する。なお、薄膜
5に有機溶剤にある程度の抵抗力を持つネガ型の
レジストを使用するとよいことも分かつた。
カドミウムテルライド結晶からなる半導体素子1
と、絶縁性基板等の他の部材3を接着剤7により
絶縁性基板6上に間隙をおいて貼り付ける。その
後、薄膜5を半導体素子1と他の部材3上にその
表面の一部を同時に覆うように載せる。この時、
薄膜5は半導体素子1、他の部材3上に密着させ
る必要がある。その方法として、薄膜5にレジス
トを使用した場合、100℃前後で約15分程アニー
ルすればよいことが分つた。その後、パターン形
成部分に金などの蒸着およびメツキを行い、エツ
チング法によりパターンを形成する。なお、薄膜
5に有機溶剤にある程度の抵抗力を持つネガ型の
レジストを使用するとよいことも分かつた。
また、薄膜5の形成方法としては、まず、平面
度が±1μm程度の高分子材料でできた薄い板を
用意する。その表面にネガレジストを1μm程度
の厚みになるように塗布した後、写真製版技術に
より必要な寸法にネガレジストをパターニングし
た。その後、有機溶剤により高分子材料でできた
薄い板を溶かすと、必要とする薄膜5を得ること
ができた。この場合、半導体素子1、他の部材3
のエツジ部分が少々荒れていても十分プロセスに
用いることができ、第1図に示す従来の構造を持
つ場合の接着剤4の研磨工程も必要ない。また、
写真製版を行う場合、半導体素子1および他の部
材3の上面の平面度が問題になるが、この発明の
方法を用いる場合の最大の段差は薄膜5の厚みで
約1μmであるので、写真製版技術を用いること
が十分可能であり、第1図、第2図の構造の半導
体素子1に比べて大変有利である。
度が±1μm程度の高分子材料でできた薄い板を
用意する。その表面にネガレジストを1μm程度
の厚みになるように塗布した後、写真製版技術に
より必要な寸法にネガレジストをパターニングし
た。その後、有機溶剤により高分子材料でできた
薄い板を溶かすと、必要とする薄膜5を得ること
ができた。この場合、半導体素子1、他の部材3
のエツジ部分が少々荒れていても十分プロセスに
用いることができ、第1図に示す従来の構造を持
つ場合の接着剤4の研磨工程も必要ない。また、
写真製版を行う場合、半導体素子1および他の部
材3の上面の平面度が問題になるが、この発明の
方法を用いる場合の最大の段差は薄膜5の厚みで
約1μmであるので、写真製版技術を用いること
が十分可能であり、第1図、第2図の構造の半導
体素子1に比べて大変有利である。
このように、この発明は、従来の半導体素子1
に比べてプロセスの簡便さから見ても、集積度の
点から見ても他に類を見ない優れた方法である。
に比べてプロセスの簡便さから見ても、集積度の
点から見ても他に類を見ない優れた方法である。
なお、第3図a,bに示す実施例では、半導体
素子1、他の部材3の表面が同一平面上に形成さ
れているが、第4図a,bに示す実施例のよう
に、写真製版が可能な限り段差を持たせてもよ
い。また、第4図bに示すように、写真製版が可
能な限り、第3図の薄膜5に厚みを持たせて薄膜
8のような形状にしてもよい。つまり、半導体素
子1と他の部材3の表面の段差が写真製版工程が
可能な許容値内に入つていればよい。
素子1、他の部材3の表面が同一平面上に形成さ
れているが、第4図a,bに示す実施例のよう
に、写真製版が可能な限り段差を持たせてもよ
い。また、第4図bに示すように、写真製版が可
能な限り、第3図の薄膜5に厚みを持たせて薄膜
8のような形状にしてもよい。つまり、半導体素
子1と他の部材3の表面の段差が写真製版工程が
可能な許容値内に入つていればよい。
このように、半導体素子1の電極パターンを絶
縁性基板等の他の部材3上にラツピング工程なし
に簡単に拡張できるようになると、半導体素子1
の基板が非常に脆弱なもの、例えば水銀カドミウ
ムテルライド結晶などのプロセスに大きく寄与す
る。なぜなら、これら水銀カドミウムテルライド
結晶上にボンデイングパツドを形成すると、ワイ
ヤボンデイング時の熱や圧力で水銀カドミウムテ
ルライド結晶が変質し、それは、直接的にはボン
デイングパツドのはがれにつながる。また、ワイ
ヤボンデイング時の衝撃は、実際の半導体素子1
としての活動部分に悪影響を与え、ひいてはデバ
イス性能の劣化につながる。これらを除くために
は、実際の活動部分とボンデイングパツドをある
程度離し、また、ボンデイングパツド面積を非常
に大きなものにしなければならない。水銀カドミ
ウムテルライド結晶は非常に高価であるため、そ
れを少しでも有効活用しようとする点からみる
と、ボンデイングパツド面積を大きくする上記従
来の解決策は、好ましいものとはいえない。
縁性基板等の他の部材3上にラツピング工程なし
に簡単に拡張できるようになると、半導体素子1
の基板が非常に脆弱なもの、例えば水銀カドミウ
ムテルライド結晶などのプロセスに大きく寄与す
る。なぜなら、これら水銀カドミウムテルライド
結晶上にボンデイングパツドを形成すると、ワイ
ヤボンデイング時の熱や圧力で水銀カドミウムテ
ルライド結晶が変質し、それは、直接的にはボン
デイングパツドのはがれにつながる。また、ワイ
ヤボンデイング時の衝撃は、実際の半導体素子1
としての活動部分に悪影響を与え、ひいてはデバ
イス性能の劣化につながる。これらを除くために
は、実際の活動部分とボンデイングパツドをある
程度離し、また、ボンデイングパツド面積を非常
に大きなものにしなければならない。水銀カドミ
ウムテルライド結晶は非常に高価であるため、そ
れを少しでも有効活用しようとする点からみる
と、ボンデイングパツド面積を大きくする上記従
来の解決策は、好ましいものとはいえない。
さらに、水銀カドミウムテルライド結晶を用い
た半導体素子1は現在、1次元アレイが実用化の
段階にあるが、その1次元アレイは、各半導体素
子1ごとにワイヤボンデイングを行い、他の回路
に接続しているのが現状である。よつて、1次元
アレイを製作するとき、ボンデイングパツドの存
在は無視できない。このような条件の下で、水銀
カドミウムテルライド結晶などの非常に脆弱な結
晶のプロセスを行うとき、ラツピング工程を全く
必要とせず、他の絶縁性基板等の他の部材3上に
ボンデイングパツドを形成できるこの発明は、そ
の効果を十分に発揮するものと思われる。
た半導体素子1は現在、1次元アレイが実用化の
段階にあるが、その1次元アレイは、各半導体素
子1ごとにワイヤボンデイングを行い、他の回路
に接続しているのが現状である。よつて、1次元
アレイを製作するとき、ボンデイングパツドの存
在は無視できない。このような条件の下で、水銀
カドミウムテルライド結晶などの非常に脆弱な結
晶のプロセスを行うとき、ラツピング工程を全く
必要とせず、他の絶縁性基板等の他の部材3上に
ボンデイングパツドを形成できるこの発明は、そ
の効果を十分に発揮するものと思われる。
以上説明したように、この発明は、半導体素子
と他の部材とを絶縁性基板上に間隔をおき、か
つ、半導体素子と他の部材との両表面の段差が許
容値内に入るように接着し、前記両表面の一部間
を薄膜で接続するようにしたので、写真製版技術
を用いて同時に電極パターン形成ができるので、
従来のものに比べてプロセスが非常に簡便にな
り、集積度も非常によくなる。また、この種の半
導体装置では、低温に冷して用いることが多い
が、その場合従来の方法では、半導体素子と他の
部材との熱膨張係数の違いにより、半導体素子に
亀裂が生じることが頻繁に生じたが、この発明に
よれば、半導体素子と他の部材とが電極パターン
のみを介して供給されているので、半導体素子に
亀裂が生じることは全くなくなる等の極めて優れ
た利点が得られる。
と他の部材とを絶縁性基板上に間隔をおき、か
つ、半導体素子と他の部材との両表面の段差が許
容値内に入るように接着し、前記両表面の一部間
を薄膜で接続するようにしたので、写真製版技術
を用いて同時に電極パターン形成ができるので、
従来のものに比べてプロセスが非常に簡便にな
り、集積度も非常によくなる。また、この種の半
導体装置では、低温に冷して用いることが多い
が、その場合従来の方法では、半導体素子と他の
部材との熱膨張係数の違いにより、半導体素子に
亀裂が生じることが頻繁に生じたが、この発明に
よれば、半導体素子と他の部材とが電極パターン
のみを介して供給されているので、半導体素子に
亀裂が生じることは全くなくなる等の極めて優れ
た利点が得られる。
第1図、第2図は従来の半導体装置を示す斜視
図、第3図a,bはこの発明の一実施例による半
導体装置を示す側面図および平面図、第4図a,
bはこの発明の他の実施例を示す半導体装置の側
面図である。 図中、1は半導体素子、2は電極配線、3は他
の部材、5,8は薄膜、6は絶縁性基板である。
なお、図中の同一符号は同一または相当部分を示
す。
図、第3図a,bはこの発明の一実施例による半
導体装置を示す側面図および平面図、第4図a,
bはこの発明の他の実施例を示す半導体装置の側
面図である。 図中、1は半導体素子、2は電極配線、3は他
の部材、5,8は薄膜、6は絶縁性基板である。
なお、図中の同一符号は同一または相当部分を示
す。
Claims (1)
- 1 半導体素子の電極パターンを他の部材の表面
上に拡張させた構造の半導体装置において、前記
半導体素子と他の部材とを絶縁性基板上に間隙を
おき、かつ、前記半導体素子と他の部材との両表
面の段差が許容値内に入るように接着し、前記両
表面の一部間に前記間隙を覆う薄膜を固定して設
け、前記半導体素子表面と他の部材の表面との間
に前記薄膜を介して電極パターンを形成したこと
を特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58202054A JPS6092649A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58202054A JPS6092649A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6092649A JPS6092649A (ja) | 1985-05-24 |
JPH0213936B2 true JPH0213936B2 (ja) | 1990-04-05 |
Family
ID=16451169
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58202054A Granted JPS6092649A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6092649A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0427349U (ja) * | 1990-06-25 | 1992-03-04 | ||
JPH0439629U (ja) * | 1990-07-31 | 1992-04-03 |
-
1983
- 1983-10-26 JP JP58202054A patent/JPS6092649A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0427349U (ja) * | 1990-06-25 | 1992-03-04 | ||
JPH0439629U (ja) * | 1990-07-31 | 1992-04-03 |
Also Published As
Publication number | Publication date |
---|---|
JPS6092649A (ja) | 1985-05-24 |
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