JPS5917567B2 - デジタル↓−アナログ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル走査装置、より具体的には、高周波数
動作が可能なデジタル−アナログ変換器用のデジタル走
査装置に関する。

これまでに、ラジオ、テレビジョンあるいはそれに類し
たもののような多チヤンネル装置の電子的チューニング
を行なう装置が開発されて来た。

そのような既存の装置では、複数個の二進符号化デジタ
ル語がメモリ中に記憶されている。

スイッチを作動させると、二進符号化デジタル語のうち
の選択された１つがデジタル−アナログ変換器に入り直
流電圧に変換される。

この電圧は選択されたバラクタチューナを制御して帯域
選択あるいはそれに類したことを行なうのに利用される
。

そのような電子的チューニング装置中で、いくつかの異
なった型のデジタル−アナログ変換器が今まで用いられ
て来た。

例えば、自走計数器を利用するある既存の技術では変調
パルス波形を発生するために所定の電圧に対して電圧値
の比較が行なわれた。

次いで変調パルス波形を積分してバラクタチューナの制
御のための所望の直流電圧を得た。

他の既存のデジタル−アナログ変換装置では、複数のデ
ィスクリートな同期二進計数器セル（走査計数器）が、
論理ゲートを介して、複数のアップ／ダウン二進計数器
を有する情報計数器に相互接続されていた。

メモリは情報計数器中のいくつかのデジタル語のうちい
ずれをも記憶するよう動作可能であった。

走査計数器は外部クロックパルスで駆動されて論理ゲー
トを制御し、それにより情報計数器からのデジタルデー
タ信号が出力部に所定の出力順列で転送されるようにな
っていた。

次いで、この一連の出力は、出力信号のデユティ・サイ
クル（衝撃係数）をバラクタチューナ制御用の直流電圧
に変換するフィルタに供給された。

この既存の装置では、走査計数器の入力部が装置の他の
部分と同期して同一発振器で駆動される必要があった。

走査回路が同期二進計数器をもっているという要件のた
め、この装置の動作周波数は低かった。

さらにこの要件のため複数個の論理ゲートを必要として
おり、電力消費量を増しまた半導体チップ面積を大きく
する結果となっていて、使用上ならびに製造上不経済で
あった。

本発明によれば、高周波数動作が可能であり、電力消費
が低く、また、製造に必要な半導体チップ面積を実質上
減少させる大規模集積に適したデジタル−アナログ変換
器用の走査装置が提供される。

より具体的に述べれば、本発明によるデジタル−アナロ
グ変換器用の走査装置は複数個のデジタルビット情報Ｉ
Ｉ（最上位のビット、ＭＳＢ）、Ｉ２．Ｉ３．・・・・
・・、ＩＮ（最下位のビット、ＬＳＢ ）を記憶する情
報計数器を有していて、この情報計数器にシフトレジス
タがゲート回路を通して接続されており、クロック装置
が高周波クロック信号をゲートとシフトレジスタに加え
て、デジタルビットがＩＩ 、Ｉ２ 、ＩＩ 、Ｉ３．
１１゜Ｉ２．ＩＩ 、Ｉ４，１１ 、Ｉ２，１１ 、
Ｉ３゜ＩＩ、・・・・・・、ＩＩ、Ｉ２，１１ 、ＩＮ
の周期的順列で本走査装置の出力となるようになってい
る。

本発明のより完全な理解のためならびにその他の目的お
よび利点を明らかにするため、添付図面を参照して以下
の説明を行なう。

第１図は多チヤンネルラジオあるいはテレビジョン装置
中のバラクタチューナを制御するのに有用なデジタル−
アナログ変換器のブロック図である。

変換器は走査回路１０を有しており、該走査回路は本発
明の好適実施例では１２段シフトレジスタより成る。

走査回路１０は論理ゲート回路１２に接続され、該ゲー
ト回路は情報計数器１４中に記憶されているデジタル情
報をゲートを開いて通すよう動作する。

クロック信号ＣＯが走査回路１０とゲート回路１２を高
周波（好適実施例ではＩＭＨｚ）で駆動させる。

ゲート回路１２の出力は出力ＡＮとしてフリップフロッ
プ１６に入るデジタルパルス列であり、フリップフロッ
プ１６は積分フィルタ１８へのデジタル出力を記憶する
よう動作する。

フィルタ１８はＡＮ出力デジタルパルス列のデユーティ
・サイクル（衝撃係数）をバラクタチューナ制御用の直
流電圧に変換する。

走査回路１０の機能は情報計数器１４中に記憶されてい
る並列デジタル語を積分フィルタ１８による時間平均化
が可能なような時間関係を持ったデジタルパルス列に変
換することであることが理解されよう。

また、後述するように、デジタルパルス列が高いリップ
ル周波数を持っていて、フィルタ１８中のキャパシタが
できるだけ小さく、したがって、できるだけ安価にでき
ることが重要である。

制御論理回路２０が情報計数器１４とＮＸＭビットのメ
モリ２２との間に接続されている。

制御論理回転２０はまた帯域制御信号および探査開始入
力を受取るよう接続されている。

番地指定入力および探査モード制御出力が制御論理回路
２０に印加される。

第１図に示した装置の動作について述べれば、使用者は
メモリ２２にＮ個の異なった二進符号化Ｍビット語を記
憶させてお（ことができる。

このＮ個の語は直流電圧情報を含んでおり、制御すべき
異ったバラクタチューナの供給電圧を制御する。

Ｎ個の語のいずれも番地指定人力によって選択でき、メ
モリ２２から情報計数器１４中へ挿入できる。

付加的なビットとしては、帯域選択のための情報を与え
るため論理回路２０へ供給される帯域制御信号としての
入力がある。

メモリ２２の初期設定のためならびに再プログラミング
のために、探査モード機能が装置中に組込んである。

帯域選択信号の外部からの起動により、探査モードが開
始される。

探査モードでは、情報計数器１４の計数は特定の帯域が
動作中のＡＦＣ機能時よりも速い速度で増加される。

探査モード中、出力ＳＭが駆動されてフィルタ１８の積
分時定数が切換えられる。

探査モードの間は、フィルタ１８の時定数がチューナ制
御電圧の速い応答のために短かいことが必要とされる。

しかしながら、通常の動作中には、長い時定数が積分化
パルス列のリップルを減少させる。

メモリ２２からの選択された語が制御論理回路２０によ
って情報計数器１４に入れられると、１２ビット走査回
路１０はゲート回路１２と協働して、情報計数器１４中
に記憶されたデータの周期的順列から成る出力パルス流
ＡＮを発生する。

この周期的順列についての重要な点は、順列中のデジタ
ルビットの出現度がビットの順位（優先度）に依存して
いることである。

望ましい順列では、４ビットＡ、Ｂ、Ｃ，Ｄが情報計数
器１４中に記憶されていてビットＡが最上位のビットＭ
ＳＢでありビットＤが最下位のピッｌ−Ｌ Ｓ Ｂであ
ると仮定したとき、出力順列ＡＮは各走査サイクルにお
いてＡ、Ｂ 、Ａ、Ｃ、Ａ、Ｂ 、Ａ、Ｄ、Ａ。

Ｂ、Ａ、Ｃ，Ａ、Ｂ、Ａから成るようにする。

情報計数器１４中に記憶されたデジタルデータ情報のこ
のような分布は、情報計数器１４中の記憶データを、全
走査サイクルにわたってビットの順位に応じて一様に分
散させた個々のビットに分離することによって、各ビッ
ト当り最大可能なリップル周波数を与える。

例えば、最上位のピッ）Ａは一様に８回、ピッＩ−Ｂの
対称的に４回、ビットＣは一様に２回、そしし最下位の
ピッへＤは一回だけ現れる。

もちろん、ビットの出現度がビットの順位に依存してい
る他の周期的順列も本発明の概念を用いた出力となりう
る。

」二記出力パルス流ＡＮがフリップフロップ１６そして
積分フィルタ１８に入り、フィルタ１８はこの特定のパ
ルス流をバラクタチューナの制御用の電圧に積分する。

本装置は、このようにして、非常に正確なテジタルーア
ナログ変換を行なう。

第１図に示した装置の非常に重要な部分は、走査回路１
０である。

特に、走査回路１０が高周波数動作１丁能でありながら
、ゲートの必要数が最少であることにより、電力損失が
低く製造に際して大規模集積が可能であることは重要で
ある。

第２図は、第１図の回路中での走査機能を与えるのに利
用される従来技術による装置を示している。

本発明の走査回路は好適実施例では１２個のデジタルビ
ットで動作を行なうが、説明の便宜上、第２図は４ビッ
ト動作を示している。

第２図中に示した従来技術による装置は、４つの同期二
進計数器４０，４２，４４および４６を有しており、こ
れら二進計数器はクロックパルスＳＯで駆動される。

二進計数器４０〜４６の出力Ｓ１〜Ｓ４および茗イ〜ｇ
１は比較器論理回路として動作するＡＮＤゲート４８，
５０，５２および５４を駆動させる。

情報計数器は４つのアップ／ダウン二進計数器５６，５
８，６０および６２から成っており、最上位のピッ１−
Ｍ２Ｒが計数器５６に記憶され、最下位のビットＬＳＢ
が計数器６２に記憶されている。

計数アップ（ＣＵ）信号および計数ダウン（ＣＤ）信号
が計数器６２に印加される。

計数器５６〜６２からの出力はゲート４８〜５４０入力
に供給され、ゲート４８〜５４の出力カーＡＮ出力を与
える多久力ＮＡＮＤゲート６４に印加される。

第２図に示した従来装置は、情報計数器に記憶されてい
るビットの周期的順列を発生するように動作するが、こ
の順列を次の表■に真理衣で示す。

第２図の従来装置による１２ピツト装置の転送ゲートの
機能に対するプール代数方程式は以下の通りである。

表■中、Ｇ１での論理「１」は情報計数器の最上位のビ
ット１１の情報を出力ＡＮに通過させ、Ｇ２での論理［
−１」は第２上位のビット■２を出力ＡＮに通過させ、
以下同様にして最下位のビット１１２まで続匂このよう
にして、出力ＡＮは次のようになる。

しかしながら、第２図に示した従来技術回路には実際に
は次のような問題がある。

第２図に示した二進計数器の入力と第１図に示したノリ
ツブフロップ１６のクロック入力は同一発振器から同期
して駆動される。

第２図の従来技術装置中に同期二進計数器が必要なこの
要件は、必要とされる論理ゲートの数やゲート入力数が
多いことと一緒になって、動作周波数が低く寸法が大き
くなるという結果をもたらす。

さらに、同期二進計数器に必要な回路は電力消費量を太
き（し、また半導体チップ面積を比較的大きくする結果
となる。

そのような同期二進計数器や必要とされる論理回路は大
規模集積に適していないし、特にＭＯ８回路製造技術に
適していない。

第３図は本発明による走査回路の好適実施例の詳細を図
式的に示す。

同期二進計数器およびゲート回路１２０代りに、本走査
回路は３つの４段シフトレジスタ７０．７２およびγ４
と最小数の簡単な論理ゲートを用いている。

各シフトレジスタの出力は帰還ループ７６．７８および
８０によってそのシフトレジスタの入力に接続されてリ
ング形態になっている。

望ましい実施例ではＩＭＨｚである第１クロック周波数
Ｃ１がシフトレジスタ７０の各段に印加され、Ｃ１の４
分の１の第２クロック周波数０４がシフトレジスタ７２
の各段に印加され、Ｃ１の１６分の１のクロック周波数
Ｃ１６がシフトレジスタ７４の各段に印加される。

アップ／ダウン二進計数器セルから成る情報計数器８２
は、６個のデジタルビット１１〜■６を記憶しており、
■１が最上位のビットであり、■６が最下位のビットで
ある。

図示の便宜上、第３図には６ビツトだけを使用している
。

ビット■１および■２はＡＮＤゲート８４および８６の
第１人力に供給され、これらゲートの出力がシフトレジ
スタ７０の最初の２段に印加される。

ゲート８４の出力はシフトレジスタ７０の第３段にも印
加される。

クロックパルスＣ４がゲート８４および８６の第２人力
に印加され、またＡＮＤゲート８８の第１人力にも印加
される。

ゲート８８の出力はシフトレジスタ７０の第４段に供給
される。

ゲート８８の第２人力にはり一ド９０を経由してシフト
レジスタ７２の出力が供給される。

ＡＮＤゲート９２および９４は情報計数器８２からのデ
ータビット■３および■４を受取り、またクロックパル
スＣ１６を受取る。

ゲート９２の出力はシフトレジスタ７２の第１段と第３
段に供給される。

一方、ゲート９４の出力はシフトレジスタ７２の第２段
に供給される。

クロックパルスＣ１６はＡＮＤゲート９６の第１人力に
も印加され、このゲートの出力はシフトレジスタ７２の
第４段に供給される。

ゲート９６の第２人力にはシフトレジスタ７４の出力が
供給される。

同様にして、ＡＮＤゲート９８および１００はデータビ
ット■５およびＩ６ならびにクロックパルスＣ６４を受
取る。

ゲート９８および１００の出力はシフトレジスタ７４の
最初の３段に供給される。

クロックパルスＣ６４はまたＡＮＤゲート１０２の入力
にも印加される。

ゲート１０２の出力はシフトレジスタ７４の第４段に供
給される。

ゲート１０２の第２人力はこの回路の引き続く段に接続
される。

第４図は第３図に示した走査回路および後述する回路に
用いられるクロックパルスのタイムチャートを示す。

同図かられかるように、クロックパルスＣ８はクロック
パルスＣ１６の２倍の周波数、クロックパルスＣ４はク
ロックパルスＣ８の２倍ノ周波数、クロックパルスＣ１
はクロックパルスＣ４の４倍の周波数を持っている。

第５図は第３図に示した走査回路の動作の理解の助けと
なる情報の流れ図である。

情報計数器に記憶されている情報ビットはこの流れ図中
に円で示されており、各回は装置中でのデータの安定な
段を示す。

走査回路の動作時、情報データは矢印の方向に動く。

最初の４ビツト１１ 、Ｉ２，１１およびＩ３（点線１
１０で示した）に対するシフト周波数は第２の４ビット
群Ｉ３．Ｉ４．Ｉ３およびＩ５（点線１１２で示した）
よりも４倍速い。

同様に、第２データビット群のシフト周波数は第３デー
タビツト群Ｉ５．Ｉ６．Ｉ５およびＩ７（点線１１４で
示した）よりも４倍速い。

各群での４番目のシフト時、データが各群から隣接した
群にシフトされる。

出力ＡＮでは、ビット■１が最初に現われ、第１シフト
ハルス後にビット■２、第２シフトハルス後にビット■
１、第３シフトパルス後にビットＩ３が現われるであろ
う。

第４シフトパルス後にビット■１が再び現われ、第５シ
フトパルス後にビット■−２が再び現われ、以下同様に
続く。

第３図に示した回路の動作に際し、データビット■１〜
１１６がメモリから情報計数器８２に転送される。

クロックパルスは情報計数器８２中のデータをＡＮＤゲ
ートを通してシフトレジスタ７０ヘシフトされる。

第１クロツクパルスではビット１１が出力ＡＮに現わさ
れる。

この装置に引き続いてクロックパルスが印加されること
により、出力ＡＮには以下Ｉ２．Ｉｔ 、Ｉ３，１１
、Ｉ２゜１１ 、Ｉ４．ＩＬ Ｉ２，１１ 、Ｉ３，１
１、−０゜・・・、１１ 、Ｉ２．ＩＩ、Ｉ６の順列が
現われる。

この順列は周期的であり、各走査サイクル中周期的な方
法で起る。

先に注意したように、本走査回路によってこのような出
力順列を作り出すことは、全走査サイクルにわたって情
報の順位（優先度）に応じて一様に分散した個々のパル
スに情報を分離スることによって、情報計数器中に記憶
されている各ビットに対する最大可能なリップル周波数
を与える。

例えば、上記順列かられかるように、最上位のビット■
１は順列中に最大頻度で現われ、最下位のビットＩ６は
最小頻度で現われる。

全てのビットに対して高いリップル周波数を持ったその
ような周期的順列を作り出すことは積分後の電圧レベル
を非常に正確なものとし、その結果正確なチューナ制御
ができることがわ力りた。

さらに、リップル周波数が高いことによって安価で小さ
な積分キャパシタの使用が可能となる。

シフトレジスタ７０．７２．７４および限られた数のゲ
ートは現在のＭＯ８技術によって非常に容易に製造でき
、熱発生量は比較的低く、また大規模集積が可能となる
。

それに加えて、本走査回路は従来技術の走査回路よりも
高周波数動作ができる。

第６図は本発明による走査回路の第２実施例を示す０本
走査回路は、各シフトレジスタ群がその前のシフトレジ
スタ群によってクロックされるので単一のクロック周波
数を必要とするだけである点で有利である。

第６図をみると、一対の４段シフトレジスタ１２０およ
び１２２が示されており、各レジスタの出力は帰還ルー
プ１２４，１２６によってその入力に接続されてリング
形態になっている。

単一のクロック周波数Ｃ１（第４図参照）がシフトレジ
スタ１２０の全段に印加される。

シフトレジスタ１２０の出力はリード１２８を経てシフ
トレジスタ１２２の各段にクロッキングのため印加され
る。

同様な方法で、シフトレジスタ１２２の出力はリード１
３０を経て引き続く段にクロッキングのため印加される
。

シフトレジスタ１２０の各段はＡＮＤゲート１３２〜１
３８の第１人力に接続される。

ゲート１３２と１３６の第２人力は情報計数器１４０に
接続されデジタルビット情報■１を受取る。

ゲート１３４の第２人力は情報計数器１４０からデジタ
ルビット■２を受取る。

ゲート１３２〜１３８の出力は多入力ＯＲゲー１−１４
４に接続され、このＯＲゲートの出力は装置の出力ＡＮ
となる。

シフトレジスタ１２２の各段はＡＮＤケート１４６〜１
５２の第１人力に接続される。

デジタルビット■３が情報計数器１４０からゲート１４
６と１５０の第２人力に供給される。

デジタルビット１４はゲート１４８の第２人力に供給さ
れる。

ゲート１４６〜１５２の出力は４人力ＯＲゲー１−１５
４に供給され、このＯＲゲートの出力はゲート１３８の
第２人力に供給される。

第６図に示した回路の動作について述べれば、論理［−
１」がシフトレジスタ１２０および１２２の各第１段に
最初入力される。

この論理「１」は各シフトレジスタを通して座環される
ので、これがそのシフトレジスタの各段に接続されたＡ
ＮＤゲートを開くよう働く。

ＡＮＤゲートが開くことによって、情報計数器１４０か
らのデジタルビットが出力ＡＮに供給される。

第６図の回路の出力ＡＮに現われる周期的順列は第３図
に示した回路の出力に現われる順列と同じである。

すなわち、情報計数器にビット■１を最上位のビットと
するピッｌ−Ｉ １〜■４が記憶されていて、ＡＮに現
われる周期的出力順列は■１．■２．■１．■３゜ＩＬ
Ｉ２，１１．Ｉ４．・・・・・・となる。

第１図は本発明による走査回路の第３実施例を示す。

本実施例では、直列シフトレジスタ１６０を利用してお
り、第３図や第６図に示した回路におけるような帰還は
用いてない。

第７図に示した回路は第６図に示した回路よりも多くの
クロック相を必要とするが、必要なシフトレジスタ段数
は少ない。

シフトレジスタ１６０は第７図では１０個のシフトレジ
スタ段を有するように示しである。

このシフトレジスタには、クロックＣ１が最初の４段に
、クロックＣ４が第５段〜第７段に、クロック０１６が
第８段〜第１０段に印加される。

クロックＣＬＣ４，Ｃ１６は第４図に示されている。

シフトレジスタ１６０の出力が出力ＡＮとなる。

情報計数器１６２は前に述べたようなアップ／ダウン計
数器セルより成る。

データビット■１〜Ｉ６が情報計数器１６２中に記憶さ
れていて、ビット■１が最上位のビットである。

ビット■１およびＩ２はＡＮＤゲート１６４および１６
６の入力に供給され、これらゲートの出力はシフトレジ
スタ１６０の最初の３段に接続される。

クロックＣ４がゲート１６４および１６６をクロックす
る。

ＡＮＤゲート１６８および１７０はデータビット■３お
よびＩ４を受取り、これらゲートの出力はシフトレジス
タ１６０の第２の３段分に供給される。

クロックＣ１６がゲート１６８および１７０をクロック
する。

同様にして、ＡＮＤゲート１７２および１７４は情報計
数器１６２からデータビット■５およびＩ６を受取る。

ゲート１７２および１７４はクロックＣ６４によってク
ロックされ、それらの出力はシフトレジスタ１６０の第
３の３段分に接続される。

第７図に示した走査回路の残りの部分は図示のものと同
様であって、情報計数器１６２中に記憶されている残り
のデジタルビットに関して動作する。

第７図に示した走査回路の動作においては、情報計数器
１６２中にＷ調されているデータビットはクロックパル
スによりゲート１６４〜１７４を通してシフトレジスタ
１６０に入る。

ゲートとシフトレジスタ段に印加されるクロックの周波
数を変えていることによって、結果として得られるシフ
トレジスタからの出力ＡＮは、情報計数器中に記憶され
ているビットに対してビットの順位に依存して最大可能
なリップル周波数を与えるような前に述べた周期的順列
となる。

第８図は本発明による走査回路の第４実施例を示す。

本実施例では、３つの２段シフトレジスタ１８０．１８
２および１８４がそれぞれＡＮＤゲ・−ト１８６．１８
８および１９０を通じて相互接続されている。

情報計数器１９２からのデジタルビット■１およびＩ２
ばＡＮＤゲート１９４および抑止ＡＮＤゲート１９６を
通してシフトレジスタ１８００２つの段に入る。

クロックＣ２がゲート１９４および１９６を、駆動し、
クロックＣ１がシフトレジスタ１８００２つの段を１駆
動する。

抑止ゲート１９６の一人力はゲート１８６の入力に接続
され、またクロックパルスＣ４を受取るヨウに接続され
ている。

ＡＮＤゲート１９８および抑止ＡＮＤゲート２００は情
報計数器１９２よりデータビット■３およびＩ４を受取
り、これらのデータビットをシフトレジスタ１８２０２
つの段に入れる。

ゲート１９８および２００はクロツクＣ８によって駆動
され、シフトレジスタ１８２０２つの段はクロックＣ４
によって駆動される。

抑止ゲート２００の一人力はゲート１８８の入力に接続
され、またクロックＣ１６を受取るように接続されてい
る。

ＡＮＤゲート２０２および抑止ＡＮＤゲート２０４は情
報計数器１９２からデータビット■５および■６を受取
るように接続されている。

ゲート２０２および２０４はクロックＣ３２によって駆
動され、シフトレジスタ１８４０２つの段はクロックＣ
１６によって駆動される。

抑止ゲート２０４の一人力およびゲート１９０の一人力
は、この走査回路の引き続く段に接続される。

第８図に示した回路の動作においては、データがクロッ
クパルスによって情報計数器１９２から論理ゲートを通
してシフトレジスタの各段に入る。

そこでデータはシフトレジスタ段を連環して、前に述べ
たような、個々のビットに対してその順位に応じて所望
の高いリップル周波数を与える周期的順列から成る出力
ＡＮが提供される。

以上、デジタル−アナログ変換器に利用されていた従来
の走査回路に存在していた問題を軽減あるいは解消した
走査回路をいくつか提案した。

特に、本発明の走査回路は同期二進計数器およびそれら
に附随した論理ゲートを必要とせず、そのため通常のＭ
ＯＳあるいはバイポーラ技術によって製造でき、電力消
費必要量は低く、チップ寸法を減少した大規模集積が可
能となる。

それに加えて、本走査回路は従来の同期二進計数器を必
要とする走査回路よりもずっと高い周波数動作ができる
。

本発明を特定の実施例について記述してきたけれども、
特許請求の範囲内に入る種々の変化や変形が当業者には
考え出されよう。

【図面の簡単な説明】

第１図はバラクタチューナを制御するためのデジタル−
アナログ変換器のブロック図であり、第２図は従来技術
による走査回路を示し、第３図は本発明による望ましい
改良走査回路の概略図であり、第４図は第３図に示した
走査回路に利用されるクロックパルスのタイムチャート
を示し、第５図は第３図に示した走査回路の動作時にお
ける記憶情報の流れ図であり、第６図は本発明による走
査回路の第２実施例の概略図であり、第７図は本発明に
よる走査回路の第３実施例の概略図であり、第８図は本
発明による走査回路の第４実施例の概略図である。

Claims (1)

1. 【特許請求の範囲】 １ 各ビットが異なる順位のものであってビット■１を
   最上位のビット、ピッ）ＩＮを最下位のビットとする所
   望の直流電圧を表わす複数個のデジタルピット１１．Ｉ
   ２．・・・・・・、ＩＮを言１するための情報レジスタ
   手段と、 前記情報レジスタ手段に記憶されたビットのうちの異な
   る奇数番ビットの各１つと該奇数番ビットより１順位下
   のビットとに各シフトレジスタが関連づけられている複
   数個の循環式４段シフトレジスタにして、各シフトレジ
   スタは自身が関連づけられている奇数番ビットより１順
   位上のビットに関連づけられたシフトレジスタの４分の
   １のクロック周波数でクロックされるようになっている
   前記複数個の循環式４段シフトレジスタと、シフトレジ
   スターゲート組合源回 前記複数個のシフトレジスタにそれぞれ関連かつ相互接
   続された複数個のゲート手段にして、各ゲート手段は、
   関連したシフトレジスタに関連づけられている奇数番ビ
   ットならびにそれより１順位下のビットと、さらにそれ
   より１順位下の奇数番ビットに関連づけられているシフ
   トレジスタについてのシフトレジスターゲート組合せか
   らの出力とに応答するようになっていて、その結果、特
   定のゲート手段を含むシフトレジスターゲート組合せが
   、関連づげられたシフＩ・レジスタの１サイクル当たり
   、前記奇数番ビットに応答した２個のパルス、前記それ
   より１順位下のビットに応答した１個のパルス、および
   、前記さらにそれより１順位下の奇数番ビットに関連づ
   けられているシフトレジスターゲート組合せからの出力
   に応答した１個のパルスを作り出すことができるように
   なっている前記複数個のゲート手段と、 を備えていて、それにより、前記最上位ビットに関連づ
   けられたゲート手段の出力に、特定のビットに関連した
   パルスの出現度がビット順位に依存した形になっている
   周期的パルス順列が得られるようになっていることを特
   徴とするデジタル−アナログ変換器。