JPS6150422A - 逐次比較型ａ／ｄコンバ−タ - Google Patents
逐次比較型ａ／ｄコンバ−タInfo
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- JPS6150422A JPS6150422A JP17255684A JP17255684A JPS6150422A JP S6150422 A JPS6150422 A JP S6150422A JP 17255684 A JP17255684 A JP 17255684A JP 17255684 A JP17255684 A JP 17255684A JP S6150422 A JPS6150422 A JP S6150422A
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- output
- circuit
- signal
- switch
- switch selection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、逐次比較型Ａ／Ｄコンバータに関するもの
で、特に被Ａ／Ｄ変換信号に対する基準信号を逐次的に
選択出力する選択回路（デコード部）に使用されるもの
である。
で、特に被Ａ／Ｄ変換信号に対する基準信号を逐次的に
選択出力する選択回路（デコード部）に使用されるもの
である。
従来の逐次比較型Ａ／Ｄコンバータに使用される選択回
路内の信号選択部は、例えば第６図に示すように構成さ
れている。なお、図では４ビツトの場合を示している。
路内の信号選択部は、例えば第６図に示すように構成さ
れている。なお、図では４ビツトの場合を示している。
電源電圧Ｖが印加される電源端子１ノと接地点間には、
抵抗Ｒ，〜Ｒ１？が直列接続される。上記抵抗Ｒ１と８
番との接続点、Ｒ３と８４との接続点、・・・ＲｔＳと
〜との接続点にはそれぞれ、スイッチＳＷ１〜ｓ ｗｌ
、の一端が接続され、これらスイッチＳＷ１〜Ｓ Ｗｌ
、の他端に紘基準電圧Ｖｒｅｆを得る基準電圧端子１２
が接続される。そして、上記スイッチＳ Ｗ！〜Ｓ Ｗ
ｕ ａ、入力信号Ｑｏ−Ｑｓおよびこの入力信号をイン
バータ１３０〜１３１によって反転した信号が選択的に
供給される４人カアンドゲート１４１〜１４里ｓの出力
によって導通制御されるようＫなっている。
抵抗Ｒ，〜Ｒ１？が直列接続される。上記抵抗Ｒ１と８
番との接続点、Ｒ３と８４との接続点、・・・ＲｔＳと
〜との接続点にはそれぞれ、スイッチＳＷ１〜ｓ ｗｌ
、の一端が接続され、これらスイッチＳＷ１〜Ｓ Ｗｌ
、の他端に紘基準電圧Ｖｒｅｆを得る基準電圧端子１２
が接続される。そして、上記スイッチＳ Ｗ！〜Ｓ Ｗ
ｕ ａ、入力信号Ｑｏ−Ｑｓおよびこの入力信号をイン
バータ１３０〜１３１によって反転した信号が選択的に
供給される４人カアンドゲート１４１〜１４里ｓの出力
によって導通制御されるようＫなっている。
上記のような構成において、まず、信号Ｑｌを”Ｈ”レ
ベルに固定し、上位ビットを選択する。すなわち、Ｑｓ
をｌ Ｈ７ルベル、ＱＩ〜Ｑｏを″Ｌ＃レベルに設定す
ると、アンドゲート１４８の出力が”Ｈ’レベル、他の
アンドゲートの出力は全て″Ｌ＃レベルとなシ、スイ。
ベルに固定し、上位ビットを選択する。すなわち、Ｑｓ
をｌ Ｈ７ルベル、ＱＩ〜Ｑｏを″Ｌ＃レベルに設定す
ると、アンドゲート１４８の出力が”Ｈ’レベル、他の
アンドゲートの出力は全て″Ｌ＃レベルとなシ、スイ。
チＳＷ＆がオン状態となる。これによって基準電圧Ｖｒ
ａｆはｖＤＤ／２となり、この電圧と入力されたアナロ
グ電圧とが図示しない電圧比較回路によって比較される
。そして、入力されたアナログ電圧が上記基準電圧Ｖｒ
ｅｆより高い場合に娘、’ （Ｆ！ 、Ｑ
ｓ。・、・７，２□ｎＬ、＠、Ｑ＊ ｔ”Ｈ”レベルに
設定する。これによって、上述した上位ビットの中でさ
らに上位ビットが選択される。一方、入力されたアナロ
グ電圧が上記基準電圧Ｖｒｅｆよシ低い場合には、信号
Ｑｓを′Ｌ”レベルに変えるとともに、信号Ｑ８を″Ｈ
″レベルに設定する。これによって、上述した下位ビッ
トの中の上位ビットが選択される。
ａｆはｖＤＤ／２となり、この電圧と入力されたアナロ
グ電圧とが図示しない電圧比較回路によって比較される
。そして、入力されたアナログ電圧が上記基準電圧Ｖｒ
ｅｆより高い場合に娘、’ （Ｆ！ 、Ｑ
ｓ。・、・７，２□ｎＬ、＠、Ｑ＊ ｔ”Ｈ”レベルに
設定する。これによって、上述した上位ビットの中でさ
らに上位ビットが選択される。一方、入力されたアナロ
グ電圧が上記基準電圧Ｖｒｅｆよシ低い場合には、信号
Ｑｓを′Ｌ”レベルに変えるとともに、信号Ｑ８を″Ｈ
″レベルに設定する。これによって、上述した下位ビッ
トの中の上位ビットが選択される。
以下、同様な動作をＱｏまで順次繰シ返すことによシ、
信号Ｑ１〜ＱＯはアナログ電圧に対応したデジタル値と
なる。
信号Ｑ１〜ＱＯはアナログ電圧に対応したデジタル値と
なる。
ところで、上述したような構成では、被Ａ／Ｄ変換信号
に対する電圧比較回路（コンパレータ）の入力基準電圧
Ｖｒｅｆを抵抗分割回路の各能動点から逐次的に選択す
る回路（デコーダ）には、４ピツトのＡ／Ｄ変換器の場
合、スイッチＳＷ。
に対する電圧比較回路（コンパレータ）の入力基準電圧
Ｖｒｅｆを抵抗分割回路の各能動点から逐次的に選択す
る回路（デコーダ）には、４ピツトのＡ／Ｄ変換器の場
合、スイッチＳＷ。
〜Ｓ ｗＩＩを制御するために各々４つの制御信号が必
要である。従って、前記第６図に示した回路では、１５
個のスイッチＳＷ１〜ｓ Ｗ、、を制御するために６０
の入力信号（ゲート）が必要となる。このような多くの
ゲート数は、ＩＣ化する際にチップサイズの増大を招き
、特にビット数が増加すると大きな問題となる。例えば
、４ビツトの時に６０でありたのが、６ビツトで３７８
．８ビツトで２０４０．１０ビツトで１０２３０という
ようにビット数の増加に伴なってゲート数が加速度的に
増加する。このため、多ビットのデコーダを用いる場合
には、チップサイズが増大する欠点がある。
要である。従って、前記第６図に示した回路では、１５
個のスイッチＳＷ１〜ｓ Ｗ、、を制御するために６０
の入力信号（ゲート）が必要となる。このような多くの
ゲート数は、ＩＣ化する際にチップサイズの増大を招き
、特にビット数が増加すると大きな問題となる。例えば
、４ビツトの時に６０でありたのが、６ビツトで３７８
．８ビツトで２０４０．１０ビツトで１０２３０という
ようにビット数の増加に伴なってゲート数が加速度的に
増加する。このため、多ビットのデコーダを用いる場合
には、チップサイズが増大する欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、デコーダ部のゲート数の削減
によるチップサイズの小型化を図れる逐次比較型Ａ／Ｄ
コンバータを提供することである。
その目的とするところは、デコーダ部のゲート数の削減
によるチップサイズの小型化を図れる逐次比較型Ａ／Ｄ
コンバータを提供することである。
すなわち、この発明においてｕ、ｈ／Ｄコンバータのス
イッチ選択回路のゲート数を削減するためＫｓ Ａ／Ｄ
変換のサンプリング経過とともに、前出力状態によシ次
の抵抗値（逐次比較用電位発生回路内）が現在の抵抗値
よシ高くあるべきか低くあるべきかを判断し、この判断
結果に基づいて選ばれるべき上位ビットあるいは下位ビ
、トの半分のスイッチ群のみ動作できるように制御する
信号を発生する回路を付加したものである。
イッチ選択回路のゲート数を削減するためＫｓ Ａ／Ｄ
変換のサンプリング経過とともに、前出力状態によシ次
の抵抗値（逐次比較用電位発生回路内）が現在の抵抗値
よシ高くあるべきか低くあるべきかを判断し、この判断
結果に基づいて選ばれるべき上位ビットあるいは下位ビ
、トの半分のスイッチ群のみ動作できるように制御する
信号を発生する回路を付加したものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図はそのシステム構成を示すもので、図にお
いて、アナログ信号（被変換アナログ信号）Ａｉｎが供
給される電圧比較回路１５には、逐次比較用電位発生回
路１６の出力が供給され、その比較出力がｎピット出力
記憶回路１７に供給される。この記憶回路１７の出力は
、スイッチ選択用制御信号発生回路１８およびスイッチ
選択回路１９に供給されるとともに、デジタル信号Ｄｏ
ｕｔとして出力される。また、上記スイッチ選択回路１
９には、上記スイ、チ選択用制御信号発生回路１８の出
力が供給され、このスイッチ選択Ｊ９によって上記逐次
比較用電位発生回路１６のスイッチを選択的にオン／オ
フ制御するようにして成る。
する。第１図はそのシステム構成を示すもので、図にお
いて、アナログ信号（被変換アナログ信号）Ａｉｎが供
給される電圧比較回路１５には、逐次比較用電位発生回
路１６の出力が供給され、その比較出力がｎピット出力
記憶回路１７に供給される。この記憶回路１７の出力は
、スイッチ選択用制御信号発生回路１８およびスイッチ
選択回路１９に供給されるとともに、デジタル信号Ｄｏ
ｕｔとして出力される。また、上記スイッチ選択回路１
９には、上記スイ、チ選択用制御信号発生回路１８の出
力が供給され、このスイッチ選択Ｊ９によって上記逐次
比較用電位発生回路１６のスイッチを選択的にオン／オ
フ制御するようにして成る。
第２図（ａ） 、 （ｂ）はそれぞれ、前記第１図の回
路構成例を示すもので、図において、第１図に対応する
部分には同じ符号を付している。この回路は４ビツトの
逐次比較型Ａ／Ｄコンバータで、電圧比較回路ｘｓＦｉ
チャージＩンプ回路によりて構成されておシ、コンデン
サＣの一方の入力端に娘、制御信号φｍ１ｇによって制
御される転送ゲート２０を介して被変換アナ眞グ信号Ｖ
ｓ１ｇ（Ａｉｎ）が供給されるとともに、制御信号φｒ
ｅｆで制御される転送ゲート２１を介して逐次比較用電
位発生回路１６から基準電圧信号Ｖｒｅｆが供給される
。このコンデンサＣの他方の入力端には、インバータ２
２の入力端が接続される。上記インバータ２２の人、出
力端間には、制御信号φＯＮで制御される転送ゲート２
３が接続され、このインバータ２２の出力端には、イン
バータ２４の入力端が接続される。上記インバータ２４
の出力端には、ｎピット出力記憶回路１７を構成するラ
ッチ用の７リツプフロツプ２５３〜２５ｏのデータ入力
端りが接続される。これらフリッグフロ、プ２５ｓ〜２
５６のクロ、り入力端ＣＫに杜、スイッチ選択用制御信
号発生回路１９のアンドゲート２６３〜２６ｏからの信
号φＬ８、φＬ４、φＬ２およびφＬ１が供給され、出
力端ＱからＡ／Ｄ変換変換出力−３〜Ｑｏる。上記アン
ドゲート２６ｓ〜２６゜の一方の入力端にはそれぞれク
ロ、り信号φ３が供給され、他方の入力端には人、出力
端り、Ｑが縦続接続されたフリッグフロッ！２７１〜２
７γのうち、奇数段のフリ、グア０ツグ２７１ ｇ２
７Ｂ ＋Ｊ７．および２７７の出力端Ｑが接続される
。
路構成例を示すもので、図において、第１図に対応する
部分には同じ符号を付している。この回路は４ビツトの
逐次比較型Ａ／Ｄコンバータで、電圧比較回路ｘｓＦｉ
チャージＩンプ回路によりて構成されておシ、コンデン
サＣの一方の入力端に娘、制御信号φｍ１ｇによって制
御される転送ゲート２０を介して被変換アナ眞グ信号Ｖ
ｓ１ｇ（Ａｉｎ）が供給されるとともに、制御信号φｒ
ｅｆで制御される転送ゲート２１を介して逐次比較用電
位発生回路１６から基準電圧信号Ｖｒｅｆが供給される
。このコンデンサＣの他方の入力端には、インバータ２
２の入力端が接続される。上記インバータ２２の人、出
力端間には、制御信号φＯＮで制御される転送ゲート２
３が接続され、このインバータ２２の出力端には、イン
バータ２４の入力端が接続される。上記インバータ２４
の出力端には、ｎピット出力記憶回路１７を構成するラ
ッチ用の７リツプフロツプ２５３〜２５ｏのデータ入力
端りが接続される。これらフリッグフロ、プ２５ｓ〜２
５６のクロ、り入力端ＣＫに杜、スイッチ選択用制御信
号発生回路１９のアンドゲート２６３〜２６ｏからの信
号φＬ８、φＬ４、φＬ２およびφＬ１が供給され、出
力端ＱからＡ／Ｄ変換変換出力−３〜Ｑｏる。上記アン
ドゲート２６ｓ〜２６゜の一方の入力端にはそれぞれク
ロ、り信号φ３が供給され、他方の入力端には人、出力
端り、Ｑが縦続接続されたフリッグフロッ！２７１〜２
７γのうち、奇数段のフリ、グア０ツグ２７１ ｇ２
７Ｂ ＋Ｊ７．および２７７の出力端Ｑが接続される
。
また、上記７リツグフロツｆ２７１の入力端りにはφ冨
同期のＡ／Ｄ変換開始信号が供給され、このＡ／Ｄ変換
開始信号がフリツプフロツプ２８３〜２８１のセット入
力端Ｓおよびオアゲート２９の入力端に供給１ｔ″れ昌
に・偶数段″、ｚｌ 。
同期のＡ／Ｄ変換開始信号が供給され、このＡ／Ｄ変換
開始信号がフリツプフロツプ２８３〜２８１のセット入
力端Ｓおよびオアゲート２９の入力端に供給１ｔ″れ昌
に・偶数段″、ｚｌ 。
ッゾフロｙｆ２７ｚｅ２７４および２７６の出力端Ｑに
は上記オアゲート２９の入力端が接続される。上記フリ
、ｆフロアゾ２８．〜２８１のリセット入力端Ｒには、
上記アンＰｃ−）２６１〜２６．の出力端が接続され、
これらフリッｆフロアゲ２８３〜２８１の出力端から、
前記７リツｆ７０ツグ２５３〜２６．の出力とともにス
イッチ選択回路１９を制御するための信号Ｒ１〜Ｒ，を
得る。そして、これらの信号Ｒ，％Ｒ１に基づいて上記
スイッチ選択回路１９の信号Ａ、Ｂ、Ｃ，Ｄが生成され
る。信号Ｒ，〜Ｒ１とＡ、Ｂ、Ｃ，Ｄとの関係を次式（
１）〜（４）に示す０ Ａ＝Ｒ，−Ｒ，・Ｒ３・・・（１） Ｂ ＝ Ｒ１・Ｒ＝ ＋ Ｒ１−（２）Ｃ＝ Ｒ，・Ｒ
，・・・（３） Ｄ ＝ Ｒ，・・・（４） 上式（１）を満足するためＫは、例えば信号Ｒ１〜Ｒ，
を３人力ノアｒ−）に供給してその出力を得れば良い。
は上記オアゲート２９の入力端が接続される。上記フリ
、ｆフロアゾ２８．〜２８１のリセット入力端Ｒには、
上記アンＰｃ−）２６１〜２６．の出力端が接続され、
これらフリッｆフロアゲ２８３〜２８１の出力端から、
前記７リツｆ７０ツグ２５３〜２６．の出力とともにス
イッチ選択回路１９を制御するための信号Ｒ１〜Ｒ，を
得る。そして、これらの信号Ｒ，％Ｒ１に基づいて上記
スイッチ選択回路１９の信号Ａ、Ｂ、Ｃ，Ｄが生成され
る。信号Ｒ，〜Ｒ１とＡ、Ｂ、Ｃ，Ｄとの関係を次式（
１）〜（４）に示す０ Ａ＝Ｒ，−Ｒ，・Ｒ３・・・（１） Ｂ ＝ Ｒ１・Ｒ＝ ＋ Ｒ１−（２）Ｃ＝ Ｒ，・Ｒ
，・・・（３） Ｄ ＝ Ｒ，・・・（４） 上式（１）を満足するためＫは、例えば信号Ｒ１〜Ｒ，
を３人力ノアｒ−）に供給してその出力を得れば良い。
また、上式（２）を満足するためには、信号Ｒ１をイン
バータによって反転して３人カッアゲートの一入力端に
供給するとともに、信号Ｒ，，Ｒ，を上記３人カッアゲ
ートの他の入力端に供給して出力を得る。上式（３）を
満足するためには、信号Ｒ意をインバータによって反転
して２人カッアゲートの一方の入力端に供給し、この２
人カッアゲートの他方の入力端に信号Ｒ３を供給して出
力を得る。
バータによって反転して３人カッアゲートの一入力端に
供給するとともに、信号Ｒ，，Ｒ，を上記３人カッアゲ
ートの他の入力端に供給して出力を得る。上式（３）を
満足するためには、信号Ｒ意をインバータによって反転
して２人カッアゲートの一方の入力端に供給し、この２
人カッアゲートの他方の入力端に信号Ｒ３を供給して出
力を得る。
一方、前記オアゲート２９の出力端には、フリッグ７０
ッゾ３００入力端りが接続されるとともに、アンドｆ
−） Ｊ １の一方の入力端が接続される。上記７リツ
プフロツプ３０の出力端ＱＫはアンドゲート３２の一方
の入力端が接続され、このアンドゲート３２および上記
アンドゲート３１の他方の入力端には、クロック信号φ
２が供給される。また、上記アンドゲート３１の出力端
に線、インバータ３３の入力端が接続され、このインバ
ータ３３の出力端にＬ１インバータ３４の入力端および
コンデンサ３６の一方の電極が接続され、コンデンサ３
５の他方の電極が接地される。そして、上記アンドゲー
ト３１の出力端から前記転送ゲート２３を制御するため
の制御信号φ叶を得るとともに、上記インバータ３４の
出力端から前記転送ゲート２１を制御するだめの制御信
号φｒｅｆを得る。また、上記アンドゲート３２の出力
端から前記転送ゲート２０を制御するための制御信号φ
ｍ１ｇを得る。
ッゾ３００入力端りが接続されるとともに、アンドｆ
−） Ｊ １の一方の入力端が接続される。上記７リツ
プフロツプ３０の出力端ＱＫはアンドゲート３２の一方
の入力端が接続され、このアンドゲート３２および上記
アンドゲート３１の他方の入力端には、クロック信号φ
２が供給される。また、上記アンドゲート３１の出力端
に線、インバータ３３の入力端が接続され、このインバ
ータ３３の出力端にＬ１インバータ３４の入力端および
コンデンサ３６の一方の電極が接続され、コンデンサ３
５の他方の電極が接地される。そして、上記アンドゲー
ト３１の出力端から前記転送ゲート２３を制御するため
の制御信号φ叶を得るとともに、上記インバータ３４の
出力端から前記転送ゲート２１を制御するだめの制御信
号φｒｅｆを得る。また、上記アンドゲート３２の出力
端から前記転送ゲート２０を制御するための制御信号φ
ｍ１ｇを得る。
前述した７リツデフロツゾ２５３〜２５１から出力され
る信号９３〜Ｑ１とその反転信号、および前記フリッグ
フロッ７″２８．〜２８１の出力Ｒ３〜Ｒ１に基づいて
形成された信号Ａ。
る信号９３〜Ｑ１とその反転信号、および前記フリッグ
フロッ７″２８．〜２８１の出力Ｒ３〜Ｒ１に基づいて
形成された信号Ａ。
Ｂ、Ｃはそれぞれ、スイッチ選択回路１９を構成するア
ンドゲート３６１〜ｓｅ１．に選択的に供給される。そ
して、これらアンドゲート３６１〜３６８の出力によっ
て逐次比較用電位発生回路１６のスイッチＳＷ菫〜ｓｗ
ｙが、３６．〜３６！５の出力によってスイッチｓＷ９
〜ｓ Ｗｌ、がオン／オフ制御される。なお、スイッチ
ＳＷ８は、信号りによってオン／オフ制御され、上記信
号Ｑ３〜Ｑ１の発転信号はインノ々−夕３７ｓ〜３７１
によって生成される。
ンドゲート３６１〜ｓｅ１．に選択的に供給される。そ
して、これらアンドゲート３６１〜３６８の出力によっ
て逐次比較用電位発生回路１６のスイッチＳＷ菫〜ｓｗ
ｙが、３６．〜３６！５の出力によってスイッチｓＷ９
〜ｓ Ｗｌ、がオン／オフ制御される。なお、スイッチ
ＳＷ８は、信号りによってオン／オフ制御され、上記信
号Ｑ３〜Ｑ１の発転信号はインノ々−夕３７ｓ〜３７１
によって生成される。
ｉ 次に、上記のようが構成において第
３図のタイミングチャートを参照しつつ動作を説明する
。
３図のタイミングチャートを参照しつつ動作を説明する
。
クロック信号φ３に同期されたＡ／Ｄ変換開始信号（サ
ンブリング開始信号）が７Ｈ＃レベルとなる時刻ｔｏに
おいて、フリッグフロッ！２８１〜２８ｍがセットされ
、その出力Ｒ１〜Ｒ，が″Ｈ＃レベルに設定される。初
期値としてＲ１−Ｒ１が″Ｈ＃レベルに設定されると、
スイ。
ンブリング開始信号）が７Ｈ＃レベルとなる時刻ｔｏに
おいて、フリッグフロッ！２８１〜２８ｍがセットされ
、その出力Ｒ１〜Ｒ，が″Ｈ＃レベルに設定される。初
期値としてＲ１−Ｒ１が″Ｈ＃レベルに設定されると、
スイ。
チＳＷ、のみがオン状態となり、抵抗分割によりて得ら
れた基準電圧Ｖｒ・ｆが電圧比較回路１５に供給される
。そして、時刻ｔｓにおいてクロ、り信号φ寞が＠Ｌ＃
レベルに立ち下がる（φ寞ｔｉ＠Ｈ”レベルに立ち上が
る）と、アンドゲート３１から出力される信号φＯＮが
“Ｈ″レベルなシ、インバータ２２の入、出力端間が接
続されて、その電位がこのインノクータ２２の回路しき
い値に設定される。次に、時刻ｔ１から所定時間経過し
た時刻１．において、インバータ３４から出力される信
号φｒ＠ｆがＨ“レベルとなシ、時刻１．のクロ、り信
号φ３の立ち上がシに同期してサンブリング開始信号お
よび信号φＯＮが＠ Ｌ ＃レベルとなると、上記逐次
比較用電位発生回路１６から発生された基準電圧Ｖｒｅ
ｆによってコンデンサＣの充電が行なわれる。次に、時
刻ｔ４に上記信号φｒｄが″′Ｌ＃レベルに立ち下がシ
、時刻ｔｓＫアンドゲート３２の出力信号φ−１ｇが″
Ｈ＃レベルに立ち上がると、被変換アナログ信号Ｖａｉ
ｇの電圧にコンデンサＣの両端間の電圧がチャージ・ポ
ンプ効果によシ加算され、サンブリングが行なわれる。
れた基準電圧Ｖｒ・ｆが電圧比較回路１５に供給される
。そして、時刻ｔｓにおいてクロ、り信号φ寞が＠Ｌ＃
レベルに立ち下がる（φ寞ｔｉ＠Ｈ”レベルに立ち上が
る）と、アンドゲート３１から出力される信号φＯＮが
“Ｈ″レベルなシ、インバータ２２の入、出力端間が接
続されて、その電位がこのインノクータ２２の回路しき
い値に設定される。次に、時刻ｔ１から所定時間経過し
た時刻１．において、インバータ３４から出力される信
号φｒ＠ｆがＨ“レベルとなシ、時刻１．のクロ、り信
号φ３の立ち上がシに同期してサンブリング開始信号お
よび信号φＯＮが＠ Ｌ ＃レベルとなると、上記逐次
比較用電位発生回路１６から発生された基準電圧Ｖｒｅ
ｆによってコンデンサＣの充電が行なわれる。次に、時
刻ｔ４に上記信号φｒｄが″′Ｌ＃レベルに立ち下がシ
、時刻ｔｓＫアンドゲート３２の出力信号φ−１ｇが″
Ｈ＃レベルに立ち上がると、被変換アナログ信号Ｖａｉ
ｇの電圧にコンデンサＣの両端間の電圧がチャージ・ポ
ンプ効果によシ加算され、サンブリングが行なわれる。
そして、上記被変換アナログ信号Ｖｓ１ｇの電圧と基準
電圧Ｖｒｅｆとの比較結果が、ラッチ信号φＬ８によっ
て制御されるフリップフロップ２５ｍに記憶される（時
刻ｔｓ ）。次に１この７レッグフロップ２５ｍの記憶
情報に基づいた出力Ｑｌによって次の基準電圧Ｖｒｅｆ
を得るために、スイッチ８Ｗ。
電圧Ｖｒｅｆとの比較結果が、ラッチ信号φＬ８によっ
て制御されるフリップフロップ２５ｍに記憶される（時
刻ｔｓ ）。次に１この７レッグフロップ２５ｍの記憶
情報に基づいた出力Ｑｌによって次の基準電圧Ｖｒｅｆ
を得るために、スイッチ８Ｗ。
あるいはｓ Ｗｘ、のいずれか一方を選択する。この時
、７リツグフロ、グ２Ｂ、の出力は、上記ラッチ信号φ
Ｌ８によってリセットされＬ”レベルとなるため、スイ
ッチ８Ｗａはオンしている。以下、同様にしてサンブリ
ング開始信号の″”Ｈ”レベルによって次のピットが設
定される。
、７リツグフロ、グ２Ｂ、の出力は、上記ラッチ信号φ
Ｌ８によってリセットされＬ”レベルとなるため、スイ
ッチ８Ｗａはオンしている。以下、同様にしてサンブリ
ング開始信号の″”Ｈ”レベルによって次のピットが設
定される。
例えば、スイッチＳＷ−のオン状態時に、上記被変換ア
ナログ信号Ｖｓ１ｇが基準電圧Ｖｒ＋ｅｆよシ大きか−
）九とすると、インバータ２２の出力は″′Ｌ″レベル
となシ、フリップフロップ２５ｊに紘″′Ｈ＃レベルが
う、チされるので、その出力Ｑｓは″Ｈ＃レベルとなる
。従って、スイッチＳＷ４がオン状態となシ、基準電圧
Ｖｒ・ｆが上昇する。次に、この基準電圧Ｖｒｅｆの上
昇によって、被変換アナログ信号Ｖｓ１ｇが基準電圧Ｖ
ｒｓｆよシ小さくなったとすると、７リツゾ７ｏ、グ２
５１のラッチ出力Ｑ意は″Ｌ＃レベルとなシ、スイッチ
ＳＷ＠がオン状態となって基準電圧Ｖｒ＠ｆが下降する
。次に、被変換アナログ信号Ｖａｉｇが基準電圧Ｖｒｖ
ｆよシ小さかったとすると、３段目のラッチ出力（フリ
ッ７’ ７ ｏ 、グ２５！の出力）Ｑｌは″″Ｌ＃Ｌ
＃レベル、スイッチ８Ｗ、がオン状態となって基準電圧
Ｖｒ・ｆが下降する。そして、次の被変換アナログ信号
Ｖｓｉｇと基準電圧Ｖｒ＠ｆとの比較にょル４段目のラ
ッチ出力Ｑ４が求められ、被変換アナログ信号Ｖｓ１ｇ
の４ビットデジタル信号化が終了する。
ナログ信号Ｖｓ１ｇが基準電圧Ｖｒ＋ｅｆよシ大きか−
）九とすると、インバータ２２の出力は″′Ｌ″レベル
となシ、フリップフロップ２５ｊに紘″′Ｈ＃レベルが
う、チされるので、その出力Ｑｓは″Ｈ＃レベルとなる
。従って、スイッチＳＷ４がオン状態となシ、基準電圧
Ｖｒ・ｆが上昇する。次に、この基準電圧Ｖｒｅｆの上
昇によって、被変換アナログ信号Ｖｓ１ｇが基準電圧Ｖ
ｒｓｆよシ小さくなったとすると、７リツゾ７ｏ、グ２
５１のラッチ出力Ｑ意は″Ｌ＃レベルとなシ、スイッチ
ＳＷ＠がオン状態となって基準電圧Ｖｒ＠ｆが下降する
。次に、被変換アナログ信号Ｖａｉｇが基準電圧Ｖｒｖ
ｆよシ小さかったとすると、３段目のラッチ出力（フリ
ッ７’ ７ ｏ 、グ２５！の出力）Ｑｌは″″Ｌ＃Ｌ
＃レベル、スイッチ８Ｗ、がオン状態となって基準電圧
Ｖｒ・ｆが下降する。そして、次の被変換アナログ信号
Ｖｓｉｇと基準電圧Ｖｒ＠ｆとの比較にょル４段目のラ
ッチ出力Ｑ４が求められ、被変換アナログ信号Ｖｓ１ｇ
の４ビットデジタル信号化が終了する。
上述したスイッチＳＷｔ〜ｓ Ｗ、、の選択信号を第４
図に一括して示す。
図に一括して示す。
このような構成によれば、前記スイッチ８Ｗ。
〜ＳＷテおよびＳＷ、〜ｓ Ｗｌｓを制御するアンドゲ
ート３６１〜３６ｇ、は、２人力、３人力および４人力
のもので形成できるので、全て４人力のアンドｒ−）で
形成した前記第６図の回路に比ベゲート数を削減できる
。例えば、４ビツトでは４９ゲート、６ビツトでは３２
１”−ト、８ビ、トでは１７９３ｒ−）、１０ビツトで
は９２１７グートとな〕、１０ピツトでは従来のものよ
シ約１ｏｏｏｙ−トも少なくできる。上記従来技術と本
願発明によるピット数に対するｙ−ト数の差を第５図に
示す。図示するように、ピット数が多くなれば多くなる
程ｒ−ト数の差が大きくなシ、１チ、グＬＳＩ化する際
にΔターン面積の上で有利となる。
ート３６１〜３６ｇ、は、２人力、３人力および４人力
のもので形成できるので、全て４人力のアンドｒ−）で
形成した前記第６図の回路に比ベゲート数を削減できる
。例えば、４ビツトでは４９ゲート、６ビツトでは３２
１”−ト、８ビ、トでは１７９３ｒ−）、１０ビツトで
は９２１７グートとな〕、１０ピツトでは従来のものよ
シ約１ｏｏｏｙ−トも少なくできる。上記従来技術と本
願発明によるピット数に対するｙ−ト数の差を第５図に
示す。図示するように、ピット数が多くなれば多くなる
程ｒ−ト数の差が大きくなシ、１チ、グＬＳＩ化する際
にΔターン面積の上で有利となる。
以上説明したようにこの発明によれば、デコーダ部の？
−）数の削減によるチップサイズの小型化を図れる逐次
比較型Ａ／Ｄコン・ヤータが得られる。
−）数の削減によるチップサイズの小型化を図れる逐次
比較型Ａ／Ｄコン・ヤータが得られる。
第１図はこの発明の一実施例に係わるＡ／Ｄコンバータ
のシステム構成を示すブロック図、第２図は上記第１図
の構成例を示す回路図、第３図は上記第２図の回路の動
作を説明するためのタイミングチャート、第４図は上記
第２図の回路におけるスイッチの選択信号を説明するた
めの図、第５図は従来およびこの発明の一実施例に係わ
る逐次比較聖人／Ｄコンバータにおけるピット数に対す
るゲート数の差を示す図、第６図は従来の逐次比較ｆｉ
Ａ／ｎコン・々−夕における選択回路内の信号選択部を
示す回路図である。 Ａｉｎ、 Ｖｓｌｇ・・・被変換アナログ信号、Ｖｒｅ
ｆ・・・基準電圧信号、Ｄ・・、・・・デジタル信号１
，６・・・電圧 １比較回路、１６・・・逐
次比較用電位発生回路、１７・・・ｎビット出力記憶回
路、１８・・・スイッチ選択用制御信号発生回路、１９
・・・スイッチ選択回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第５図
のシステム構成を示すブロック図、第２図は上記第１図
の構成例を示す回路図、第３図は上記第２図の回路の動
作を説明するためのタイミングチャート、第４図は上記
第２図の回路におけるスイッチの選択信号を説明するた
めの図、第５図は従来およびこの発明の一実施例に係わ
る逐次比較聖人／Ｄコンバータにおけるピット数に対す
るゲート数の差を示す図、第６図は従来の逐次比較ｆｉ
Ａ／ｎコン・々−夕における選択回路内の信号選択部を
示す回路図である。 Ａｉｎ、 Ｖｓｌｇ・・・被変換アナログ信号、Ｖｒｅ
ｆ・・・基準電圧信号、Ｄ・・、・・・デジタル信号１
，６・・・電圧 １比較回路、１６・・・逐
次比較用電位発生回路、１７・・・ｎビット出力記憶回
路、１８・・・スイッチ選択用制御信号発生回路、１９
・・・スイッチ選択回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第５図
Claims (2)
- （１）被変換アナログ信号と逐次比較用電位発生回路か
ら出力される基準電圧信号とが供給されこれらの信号の
電圧を比較する電圧比較回路と、この電圧比較回路から
出力される比較出力を記憶するｎビット出力記憶回路と
、このｎビット出力記憶回路の出力が供給されるスイッ
チ選択用制御信号発生回路と、上記ｎビット出力記憶回
路の出力と上記スイッチ選択用制御信号発生回路の出力
とに基づいて上記逐次比較用電位発生回路から出力され
る基準電圧信号の電圧を選択的に逐次設定するスイッチ
選択回路とを具備し、上記ｎビット出力記憶回路から上
記被変換アナログ信号に対応したデジタル信号出力を得
ることを特徴とする逐次比較型Ａ／Ｄコンバータ。 - （２）前記スイッチ選択回路は、前記ｎビット出力記憶
回路の出力とその反転信号および前記スイッチ選択用制
御信号発生回路の出力が選択的に供給され、入力ゲート
数が異なるアンドゲートを備えることを特徴とする特許
請求の範囲第１項記載の逐次比較型Ａ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255684A JPS6150422A (ja) | 1984-08-20 | 1984-08-20 | 逐次比較型ａ／ｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255684A JPS6150422A (ja) | 1984-08-20 | 1984-08-20 | 逐次比較型ａ／ｄコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150422A true JPS6150422A (ja) | 1986-03-12 |
Family
ID=15944042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17255684A Pending JPS6150422A (ja) | 1984-08-20 | 1984-08-20 | 逐次比較型ａ／ｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634719A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | Ａ／ｄ変換回路 |
| US8052417B2 (en) | 2008-01-11 | 2011-11-08 | Denso Corporation | Molding apparatus and method for molding |
-
1984
- 1984-08-20 JP JP17255684A patent/JPS6150422A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634719A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | Ａ／ｄ変換回路 |
| JPH0577219B2 (ja) * | 1986-06-24 | 1993-10-26 | Nippon Electric Co | |
| US8052417B2 (en) | 2008-01-11 | 2011-11-08 | Denso Corporation | Molding apparatus and method for molding |
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