JPS59160396A - マルチプロセツサシステムにおける回線制御方式 - Google Patents
マルチプロセツサシステムにおける回線制御方式Info
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- JPS59160396A JPS59160396A JP3342183A JP3342183A JPS59160396A JP S59160396 A JPS59160396 A JP S59160396A JP 3342183 A JP3342183 A JP 3342183A JP 3342183 A JP3342183 A JP 3342183A JP S59160396 A JPS59160396 A JP S59160396A
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- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は分散制御交換機に関し、特に回線制御装置が複
数のプロセッサに対応して配置されるマルチプロセッサ
システムにおける回線制御方式に関するものである。
数のプロセッサに対応して配置されるマルチプロセッサ
システムにおける回線制御方式に関するものである。
従来技術と問題点
複数のプロセッサを用いて分散制御交換機を構成する場
合、ネットワークを制御する回線制御装置が複数のプロ
セッサに対応して配置され、制御元となるあるプロセッ
サが自プロセッサを含む複数のプロセッサの回線制御装
置にオーダを送出して制御するマルチプロセッサシステ
ムがとられる。
合、ネットワークを制御する回線制御装置が複数のプロ
セッサに対応して配置され、制御元となるあるプロセッ
サが自プロセッサを含む複数のプロセッサの回線制御装
置にオーダを送出して制御するマルチプロセッサシステ
ムがとられる。
このようなマルチプロセッサシステムにおける回線制御
方式としては、それぞれのプロセッサごとに回線制御オ
ーダを編集し、その内容をプロセッサ相互間で通信を行
って交換処理を行う方式が従来用いられている。
方式としては、それぞれのプロセッサごとに回線制御オ
ーダを編集し、その内容をプロセッサ相互間で通信を行
って交換処理を行う方式が従来用いられている。
第１図は本発明ならびに従来の方式が適用されるマルチ
プロセッサシステムの構成例を示していｎ、ＰＲＣ＃０
〜ＰＲＣ＃ｎはそれぞれＮＷ＃０〜ＮＷ＃ｎに設けられ
たプロセッサ、ＳＰＣ＃０〜ＳＰＣ＃、ｎはそれぞれ対
応するネットワークとプロセッサの間に設けられた回線
制御装置、ＣＣＵ＃０〜ｃＣｕｔｔｎはそれぞれプロセ
ッサＰＲＣ＃０〜ＰＲＣ＃ｎと通信バスの間に設けられ
た通信制御装置であり、同図においてはそれぞれネット
ワーク＃Ｏ，＃ｎおよびこれらに属する構成部分のみが
示されている。
プロセッサシステムの構成例を示していｎ、ＰＲＣ＃０
〜ＰＲＣ＃ｎはそれぞれＮＷ＃０〜ＮＷ＃ｎに設けられ
たプロセッサ、ＳＰＣ＃０〜ＳＰＣ＃、ｎはそれぞれ対
応するネットワークとプロセッサの間に設けられた回線
制御装置、ＣＣＵ＃０〜ｃＣｕｔｔｎはそれぞれプロセ
ッサＰＲＣ＃０〜ＰＲＣ＃ｎと通信バスの間に設けられ
た通信制御装置であり、同図においてはそれぞれネット
ワーク＃Ｏ，＃ｎおよびこれらに属する構成部分のみが
示されている。
第１図において、ネットワークＮＷ＃Ｏ〜ＮＷ＃ｎをそ
れぞれプロセッサＰ、ＲＣ＃ ０〜ＰＲＣ＃ｎが制御し
、プロセッサＰ ＲＣ＃ ０〜Ｐ ＲＣ＃ ｎはそれぞ
れ通信制御装置ＣＣＵ＃０〜ＣＣＵ＃ｎを介して相互に
接続金れて、任意のプロセッサ間で通信が可能である。
れぞれプロセッサＰ、ＲＣ＃ ０〜ＰＲＣ＃ｎが制御し
、プロセッサＰ ＲＣ＃ ０〜Ｐ ＲＣ＃ ｎはそれぞ
れ通信制御装置ＣＣＵ＃０〜ＣＣＵ＃ｎを介して相互に
接続金れて、任意のプロセッサ間で通信が可能である。
またプロセッサＰＲＣ＃０〜ＰＲＣ＃ｎはそれぞれ回線
制御装置ＳＰＣ＃０〜ＳＰＣ＃ｎを介してそれぞれネッ
トワークＮＷ＃０〜ＮＷ＃＝ｎにおける接続の制御を行
う。５ＵＢ−Ａ、５ＵＥ３−Ｂはそれぞれネットワーク
ＮＷ＃０．ＮＷ＃ｎに属する加入者、ＴＲＫはトランク
であって、以下ネットワークＮＷ＃０に属する、加入者
ＳＵ Ｂ −ＡとネットワークＮＷ＃ｎに属する加入者
５ＵＢ−ＢおよびトランクＴＲＫとの接続制御を行う場
合の回線制御装置の制御方式を考える。
制御装置ＳＰＣ＃０〜ＳＰＣ＃ｎを介してそれぞれネッ
トワークＮＷ＃０〜ＮＷ＃＝ｎにおける接続の制御を行
う。５ＵＢ−Ａ、５ＵＥ３−Ｂはそれぞれネットワーク
ＮＷ＃０．ＮＷ＃ｎに属する加入者、ＴＲＫはトランク
であって、以下ネットワークＮＷ＃０に属する、加入者
ＳＵ Ｂ −ＡとネットワークＮＷ＃ｎに属する加入者
５ＵＢ−ＢおよびトランクＴＲＫとの接続制御を行う場
合の回線制御装置の制御方式を考える。
第２図は従来のマルチプロセッサシステムにおける回線
制御方式の構成を示している。同図において、ＣＰは交
換処理部、ＣＡＬＬ７Ｍは呼メモリ、ＯＲＤ−Ｍはオー
ダメモリ、５ＰＣＣはＳＰＣ制御部、ＣＣＵＣはＣＣＵ
制御部である。
制御方式の構成を示している。同図において、ＣＰは交
換処理部、ＣＡＬＬ７Ｍは呼メモリ、ＯＲＤ−Ｍはオー
ダメモリ、５ＰＣＣはＳＰＣ制御部、ＣＣＵＣはＣＣＵ
制御部である。
第２図において、プロセッサＰ Ｒ，Ｃ＃ Ｏにおける
交換処理部ＣＰは、呼メモリＣＡＬＬ’−Ｍから加入者
ｓ、ｕＢ＝Ａの収容位置情報を抽出し、その収容位置が
自プロセッサであるか否かをチェックする。この場合収
容位置が自プロセッサであるため、加入者５ＵＢ−Ａの
制御オーダをオーダメモリｏＲＤ’−Ｍａ、［集する。
交換処理部ＣＰは、呼メモリＣＡＬＬ’−Ｍから加入者
ｓ、ｕＢ＝Ａの収容位置情報を抽出し、その収容位置が
自プロセッサであるか否かをチェックする。この場合収
容位置が自プロセッサであるため、加入者５ＵＢ−Ａの
制御オーダをオーダメモリｏＲＤ’−Ｍａ、［集する。
ｓｐｃ制御部５ｐｃｃは、編集された加入者５ｕＢ−Ａ
の制御オーダを通信制御装置ＳＰＣ＃０に送出し、これ
によって加入者Ｓ Ｕ Ｂ−、、Ａの接続処理が行われ
る。プロセッサＰ ’ＲＣ＃ ０の交換処理部ｃｐは引
続き加入者ＳＵＢ’−Ｂの収容位置情報を抽出し、その
位置が自プロセッサか否かをチェックする。この場合は
収容位置が自プロセッサ以外のプロセラ＋ＰＲＣ＃１で
あるため、プロセッサＰＲＣ＃０のＣＣＵ制御部ｃｃｕ
ｃに対しプロセッサＰ）ＲＣ＃１に属′ する交換
処理部ｃｐの起動を要求し、プロセッサＰＲＣ＃１にお
ける交換処理部ＣＰにプロセッサＰＲＣ＃１の加入者５
ＵＢ−Ｂ制御オーダを編集させる。
の制御オーダを通信制御装置ＳＰＣ＃０に送出し、これ
によって加入者Ｓ Ｕ Ｂ−、、Ａの接続処理が行われ
る。プロセッサＰ ’ＲＣ＃ ０の交換処理部ｃｐは引
続き加入者ＳＵＢ’−Ｂの収容位置情報を抽出し、その
位置が自プロセッサか否かをチェックする。この場合は
収容位置が自プロセッサ以外のプロセラ＋ＰＲＣ＃１で
あるため、プロセッサＰＲＣ＃０のＣＣＵ制御部ｃｃｕ
ｃに対しプロセッサＰ）ＲＣ＃１に属′ する交換
処理部ｃｐの起動を要求し、プロセッサＰＲＣ＃１にお
ける交換処理部ＣＰにプロセッサＰＲＣ＃１の加入者５
ＵＢ−Ｂ制御オーダを編集させる。
ＣＣＵ制御部ＣＣＵＣは、プロセッサＰＲＣ＃１の加入
者５ＵＢ−Ｂ制御オーダを編集するプロセッサＰＲＣ＃
１における交換処理部ＣＰの起動情報をプロセッサｐＲ
ｃ＃ｉに送出する。プロセッサＰＲＣ＃１のＣＣＵ制御
部ＣＣＵＣはこの情報を受信し、プロセッサＰＲＣ＃’
ｌにおける交換処理部ＣＰを起動する。起動されたプロ
セッサＰＲＣ＃１の交換処理部ＣＰは、加入者ＳＵＢ”
−８の制御オーダをプロセッサＰＲＣ＃１におけるオー
ダメモリＯＲＤ−Ｍに編集する。プロセッサＰＲＣ＃１
のｓｐｃ制御部ｓ ｐ、 ｃ ｃは編集された制御オー
ダを回線制御装置ＳＰＣ＃１に送出し、これによって加
入者ＳＵＢ”Ｂの接続処理がなされる。
者５ＵＢ−Ｂ制御オーダを編集するプロセッサＰＲＣ＃
１における交換処理部ＣＰの起動情報をプロセッサｐＲ
ｃ＃ｉに送出する。プロセッサＰＲＣ＃１のＣＣＵ制御
部ＣＣＵＣはこの情報を受信し、プロセッサＰＲＣ＃’
ｌにおける交換処理部ＣＰを起動する。起動されたプロ
セッサＰＲＣ＃１の交換処理部ＣＰは、加入者ＳＵＢ”
−８の制御オーダをプロセッサＰＲＣ＃１におけるオー
ダメモリＯＲＤ−Ｍに編集する。プロセッサＰＲＣ＃１
のｓｐｃ制御部ｓ ｐ、 ｃ ｃは編集された制御オー
ダを回線制御装置ＳＰＣ＃１に送出し、これによって加
入者ＳＵＢ”Ｂの接続処理がなされる。
さらに、プロセッサＰＲＣ＃Ｏの交換処理部ＣＰはトラ
ンクＴＲＫの収容位置情報をを抽出し、その収容位置が
自プロセッサか否かをチェックする。これ以降、加入者
５ＵＢ−Ｂの場合と同様の処理が行われてトランクＴＲ
Ｋが動作し、交換処理を終了する。
ンクＴＲＫの収容位置情報をを抽出し、その収容位置が
自プロセッサか否かをチェックする。これ以降、加入者
５ＵＢ−Ｂの場合と同様の処理が行われてトランクＴＲ
Ｋが動作し、交換処理を終了する。
このように従来のマルチプロセッサシステムにおける回
線制御方式においては、交換処理部ＣＰがマルチプロセ
ッサ構成を意撤して動作しなければならないため煩雑で
あるだけでなく、プロセッサＰ、ＲＣ＃’ｌに加入者５
ＵＢ−１３とトランクＴＲＫが収容されているにも拘わ
らず、各部の制御のために加入者５ＵＢ−Ｂに関するも
のとトランクＴＲＫに関するものと２度の通信を必要と
した。
線制御方式においては、交換処理部ＣＰがマルチプロセ
ッサ構成を意撤して動作しなければならないため煩雑で
あるだけでなく、プロセッサＰ、ＲＣ＃’ｌに加入者５
ＵＢ−１３とトランクＴＲＫが収容されているにも拘わ
らず、各部の制御のために加入者５ＵＢ−Ｂに関するも
のとトランクＴＲＫに関するものと２度の通信を必要と
した。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、マルチフ。
るものであって、その目的は、マルチフ。
ロセツサによる分散制御交換機における交換処理部の構
成を簡素化することができるだけでなく、プロセッサ間
の通信回数を減少させシステムの処理能力の向上を図る
ことができ、かつ交換処理部がマルチプロセッサ構成を
意識することなく制御を行うことが可能になるようなマ
ルチプロセッサシステムにおける回線制御方式を提供す
ることにある。
成を簡素化することができるだけでなく、プロセッサ間
の通信回数を減少させシステムの処理能力の向上を図る
ことができ、かつ交換処理部がマルチプロセッサ構成を
意識することなく制御を行うことが可能になるようなマ
ルチプロセッサシステムにおける回線制御方式を提供す
ることにある。
発明の実施例
第３図は本発明のマルチプロセッサシステムにおける回
線制御方式の一実施例の構成を示している。同図におい
て、第２図におけると同じ部分は同じ符号で示されてい
る。
線制御方式の一実施例の構成を示している。同図におい
て、第２図におけると同じ部分は同じ符号で示されてい
る。
第３図において、いま第２図の場合と同様にネットワー
クＮＷ＃Ｏに属する加入者Ｓ Ｕ Ｂ−’Ａとネットワ
ークＮＷ＃“ｎに属する加入者Ｓ’ＵＢ−Ｂおよびトラ
ンクＴＲＫとの接続制御を行う場合の回線制御装置の制
御方式を説明する。プロセッサＰＲＣ＃０に属する交換
処理部ｃｐは、呼メモリＣＡ、ＬＬ−Ｍから加入者ＳＵ
’Ｂ−Ａ、加入者５ＵＢ−Ｂ、）ランクＴＲＫの収容位
置情報を抽出して、マルチプロセッサ構成を意識するこ
となくそのオーダメモリＯＲＤ−Ｍにそれぞれの制御オ
ーダを編集する。
クＮＷ＃Ｏに属する加入者Ｓ Ｕ Ｂ−’Ａとネットワ
ークＮＷ＃“ｎに属する加入者Ｓ’ＵＢ−Ｂおよびトラ
ンクＴＲＫとの接続制御を行う場合の回線制御装置の制
御方式を説明する。プロセッサＰＲＣ＃０に属する交換
処理部ｃｐは、呼メモリＣＡ、ＬＬ−Ｍから加入者ＳＵ
’Ｂ−Ａ、加入者５ＵＢ−Ｂ、）ランクＴＲＫの収容位
置情報を抽出して、マルチプロセッサ構成を意識するこ
となくそのオーダメモリＯＲＤ−Ｍにそれぞれの制御オ
ーダを編集する。
プロセッサＰＲＣ＃０に属するＳＰＣ制御部５ＰＣＣは
、オーダメモリｏＲＤ−Ｍに編集されている制御オーダ
を順次抽出し、自プロセッサの回線制御装置Ｓ Ｐ 、
Ｃ＃ ０に送出すべきオーダか否かをチェックする。こ
の場合１番目のオーダは自プロセッサの回線制御装置へ
送出すべき制御オーダであるから、これを回線制御装置
ＳＰＣ＃０へ送出する。
、オーダメモリｏＲＤ−Ｍに編集されている制御オーダ
を順次抽出し、自プロセッサの回線制御装置Ｓ Ｐ 、
Ｃ＃ ０に送出すべきオーダか否かをチェックする。こ
の場合１番目のオーダは自プロセッサの回線制御装置へ
送出すべき制御オーダであるから、これを回線制御装置
ＳＰＣ＃０へ送出する。
次に２番目のオーダを抽出°し自プロセッサの制御オー
ダか否かをチェックする。この場合は自プロセッサ以外
の制御オーダであるから、オーダメモリＯＲＤ−Ｍの内
容全部を該当するプロセッサＰＲＣ＃１に転送するため
、オーダメモリＯＲＤ−Ｍ上の転送プロセッサ表示に転
送先プロセッサＰＲＣ＃１を設定し、その後ＣＣＵ制御
部ＣＣＵＣに全オーダメモリの転送を要求し、これによ
ってＣＣＵ制御部ＣＣＵＣは後述のように所要の転送を
行う。
ダか否かをチェックする。この場合は自プロセッサ以外
の制御オーダであるから、オーダメモリＯＲＤ−Ｍの内
容全部を該当するプロセッサＰＲＣ＃１に転送するため
、オーダメモリＯＲＤ−Ｍ上の転送プロセッサ表示に転
送先プロセッサＰＲＣ＃１を設定し、その後ＣＣＵ制御
部ＣＣＵＣに全オーダメモリの転送を要求し、これによ
ってＣＣＵ制御部ＣＣＵＣは後述のように所要の転送を
行う。
次に３番目のオーダを抽出し自プロセッサの制御オーダ
か否かをチェックする。この場合は自プロセッサ以外の
制御オーダであるから、オーダメモリＯＲＤ−Ｍが転送
ずみであるか否かをチェックする。この場合はオーダメ
モリＯＲＤ−Ｍ上の転送プ西セッサ表示にプロセッサＰ
ＲＣ＃１が設定されていて、該当オーダは全オーダプロ
セッサＰ’ＲＣ＃ １に転送ずみであり、従ってプロセ
ッサＰＲＣ＃０のｓｐｃ制御部５ｐｃｃの処理は終了す
る。
か否かをチェックする。この場合は自プロセッサ以外の
制御オーダであるから、オーダメモリＯＲＤ−Ｍが転送
ずみであるか否かをチェックする。この場合はオーダメ
モリＯＲＤ−Ｍ上の転送プ西セッサ表示にプロセッサＰ
ＲＣ＃１が設定されていて、該当オーダは全オーダプロ
セッサＰ’ＲＣ＃ １に転送ずみであり、従ってプロセ
ッサＰＲＣ＃０のｓｐｃ制御部５ｐｃｃの処理は終了す
る。
オーダメモリＯＲＤ−Ｍの全内容のプロセッサＰＲＣ＃
１への転送を要求されたプロセッサＰＲＣ＃０のＣＣＵ
制御部ＣＣＵＣは、要求された内容を通信制御装置ＳＰ
（、＃０を経て通信制御装置ＳＰＣ＃１へ転送する。プ
ロセッサＰＲｃ＃１のＣＣＵ制御部ＣＣＵＣはこれを受
信して、これをそのオーダメモリＯＲＤ−Ｍに設定する
。
１への転送を要求されたプロセッサＰＲＣ＃０のＣＣＵ
制御部ＣＣＵＣは、要求された内容を通信制御装置ＳＰ
（、＃０を経て通信制御装置ＳＰＣ＃１へ転送する。プ
ロセッサＰＲｃ＃１のＣＣＵ制御部ＣＣＵＣはこれを受
信して、これをそのオーダメモリＯＲＤ−Ｍに設定する
。
プロセッサＰＲＣ＃１（７）ＳＰＣ制御部ｓ、ｐ ｃ
ｃは１番目のオーダを抽出し、それが自プロセッサの制
御オーダか否かをチェックする。この場合は自プロセッ
サ以外の制窃１オーダであるから、これをスキップして
２番目のオーダを抽出して自プロセッサの制御オーダか
否かをチェックし、さらに３番目のオーダを抽出してチ
ェックする。この場合２番目、３番目のオーダはいずれ
も自プロセッサの制御万一ダであるから、回線制御装置
ｓＰｃ＃ｌにこれらのオーダを送出して処理を終了する
。
ｃは１番目のオーダを抽出し、それが自プロセッサの制
御オーダか否かをチェックする。この場合は自プロセッ
サ以外の制窃１オーダであるから、これをスキップして
２番目のオーダを抽出して自プロセッサの制御オーダか
否かをチェックし、さらに３番目のオーダを抽出してチ
ェックする。この場合２番目、３番目のオーダはいずれ
も自プロセッサの制御万一ダであるから、回線制御装置
ｓＰｃ＃ｌにこれらのオーダを送出して処理を終了する
。
発明の詳細
な説明したように、本発明のマルチプロセッサシステム
における回線制御方式によれば、制御元プロセッサがネ
ットワークにおける接続制御を行うために必要な回線制
御オーダを編集して、そのオーダか自プロセッサの回線
制御装置に対するものであるときはこれをその回線制御
装置へ送出するとともに、そのオーダ内に他プロセツサ
の回線制御装置に対するものがあるときは編集した全オ
ーダをその他プロセツサの回線制御装置へ転送し、転送
を受けたプロセッサがそのオーダ中白プロ菩ツザに対す
るオーダのみを抽出して回線制御装置に送出するととも
に他プロセツサに対するオーダに対しては処理をスキッ
プするようにしたので、交換処理部がマルチプロセッサ
構成を意識することなく交換処理を行うことが可能であ
って、処理が簡素化され従ってその構成が簡素化される
だけでなく、プロセッサ間通信を減少させることによっ
てシステムの処理能力を向上させることかできる。
における回線制御方式によれば、制御元プロセッサがネ
ットワークにおける接続制御を行うために必要な回線制
御オーダを編集して、そのオーダか自プロセッサの回線
制御装置に対するものであるときはこれをその回線制御
装置へ送出するとともに、そのオーダ内に他プロセツサ
の回線制御装置に対するものがあるときは編集した全オ
ーダをその他プロセツサの回線制御装置へ転送し、転送
を受けたプロセッサがそのオーダ中白プロ菩ツザに対す
るオーダのみを抽出して回線制御装置に送出するととも
に他プロセツサに対するオーダに対しては処理をスキッ
プするようにしたので、交換処理部がマルチプロセッサ
構成を意識することなく交換処理を行うことが可能であ
って、処理が簡素化され従ってその構成が簡素化される
だけでなく、プロセッサ間通信を減少させることによっ
てシステムの処理能力を向上させることかできる。
第１図は本発明ならびに従来の方式が通用されるマルチ
プロセッサシステムの構成例を示す図、第２図は従来の
マルチプロセッサシステムにおける回線制御方式の構成
を示す図、第３図は本発明のマルチプロセッサシステム
における回線制御方式の一実施例の構成を示す図である
。 ＮＷ、ＮＷ＃０〜ＮＷ＃ ｎ−ｊｉミツトワークＰＲＣ
＃０〜ＰＲＣ＃ｎ−プロセッサ、ｓｐＣ＃０〜ＳＰＣ＃
ｎ−回線制御装置、ＣＣＵ＃０−ＣＣＵ ＃ｎ−通信制
御装置、ｃ ｐ−交換処理部、ＣＡＬＬ−Ｍ−−−呼メ
モリ、ＯＲＤ−Ｍ−オーダメモリ、ｓ ｐ ｃ ｃ−ｓ
ｐ ｃ制御部、ＣＣＵ Ｃ−ＣＣ，Ｕ制御部 特許出願人 富士通株式会社
プロセッサシステムの構成例を示す図、第２図は従来の
マルチプロセッサシステムにおける回線制御方式の構成
を示す図、第３図は本発明のマルチプロセッサシステム
における回線制御方式の一実施例の構成を示す図である
。 ＮＷ、ＮＷ＃０〜ＮＷ＃ ｎ−ｊｉミツトワークＰＲＣ
＃０〜ＰＲＣ＃ｎ−プロセッサ、ｓｐＣ＃０〜ＳＰＣ＃
ｎ−回線制御装置、ＣＣＵ＃０−ＣＣＵ ＃ｎ−通信制
御装置、ｃ ｐ−交換処理部、ＣＡＬＬ−Ｍ−−−呼メ
モリ、ＯＲＤ−Ｍ−オーダメモリ、ｓ ｐ ｃ ｃ−ｓ
ｐ ｃ制御部、ＣＣＵ Ｃ−ＣＣ，Ｕ制御部 特許出願人 富士通株式会社
Claims (1)
- それぞれのネットワークにおける接続制御を行う回線制
御装置を含むプロセッサを各ネットワークごとに有し制
御元となるプロセッサが自プロセッサを含む複数のプロ
セッサの回線制御装置にオーダを送出して所要の接続制
御を行わせるマルチプロセッサシステムにおいて、制御
元プロセッサがネットワークにおける接続制御を行うた
めに必要な回線制御オーダを編集して、該オーダが自プ
ロセッサの回線制御装置に対するものであるときはこれ
をその回線制御装置へ送出するとともに該オーダ内に他
プロセツサの回線制御装置に対するものがあるときは編
集した全オーダを該藉プロセッサの回線制御装置へ転送
し、転送を受けたプロセッサが該オーダ中目プロセッサ
に対するオーダのみを抽出してその回線制御装置に送出
するとともに他プロセツサに対するオーダに対しては処
理をスキップすることを特徴とするマルチプロセッサシ
ステムにおける回線制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342183A JPS59160396A (ja) | 1983-02-28 | 1983-02-28 | マルチプロセツサシステムにおける回線制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342183A JPS59160396A (ja) | 1983-02-28 | 1983-02-28 | マルチプロセツサシステムにおける回線制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160396A true JPS59160396A (ja) | 1984-09-11 |
| JPH0149078B2 JPH0149078B2 (ja) | 1989-10-23 |
Family
ID=12386096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342183A Granted JPS59160396A (ja) | 1983-02-28 | 1983-02-28 | マルチプロセツサシステムにおける回線制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160396A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314270A (ja) * | 1986-07-04 | 1988-01-21 | Hitachi Ltd | 機能コ−ドによる分散処理方式 |
-
1983
- 1983-02-28 JP JP3342183A patent/JPS59160396A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314270A (ja) * | 1986-07-04 | 1988-01-21 | Hitachi Ltd | 機能コ−ドによる分散処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149078B2 (ja) | 1989-10-23 |
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