JPS59136935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59136935A JPS59136935A JP1184783A JP1184783A JPS59136935A JP S59136935 A JPS59136935 A JP S59136935A JP 1184783 A JP1184783 A JP 1184783A JP 1184783 A JP1184783 A JP 1184783A JP S59136935 A JPS59136935 A JP S59136935A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造工程における５ｉｏ２（漢の
パターン形成方法に関するものである。
パターン形成方法に関するものである。
５ｉ０２膜（７）パターン形Ｉｙ、は、半導体装置の製
造工程では欠くべからざるものであり、その方法として
種々の手段が用いられている。
造工程では欠くべからざるものであり、その方法として
種々の手段が用いられている。
通常最も良く用いられているＳｉＯ２膜のパターン形成
方法を第１図（５）、０３）ｆ用いて詣明する。まず第
１四回に示す様に酸化膜の上に周知の方法でフォトレジ
ストパターンを形成する。しかる後肢フォトレジスト膜
をマスクとしてＳｉＯ２膜を選択的にエツチングすると
第１図（ＢＪに示す様になる。
方法を第１図（５）、０３）ｆ用いて詣明する。まず第
１四回に示す様に酸化膜の上に周知の方法でフォトレジ
ストパターンを形成する。しかる後肢フォトレジスト膜
をマスクとしてＳｉＯ２膜を選択的にエツチングすると
第１図（ＢＪに示す様になる。
酸化膜パターンのエツジの角贋（以下テーパー角と称す
）はスパッターエツチング等の異方性エツチングを行な
えば約９０°％フッ酸系 エツチング液等を用いた等方
性エツチング全行なってもせいぜい７０〜８０°である
。
）はスパッターエツチング等の異方性エツチングを行な
えば約９０°％フッ酸系 エツチング液等を用いた等方
性エツチング全行なってもせいぜい７０〜８０°である
。
以上の様な方法で５ｉ０２パターンを形成した場合、次
に７オトレジヌトを除去し、史にＡ７等の配線パターン
を周知の方法で形成した時に第１図（Ｃ）に示す様に段
切れが発生し、断線不良となる牛がしばしばある。
に７オトレジヌトを除去し、史にＡ７等の配線パターン
を周知の方法で形成した時に第１図（Ｃ）に示す様に段
切れが発生し、断線不良となる牛がしばしばある。
本発明は以上の欠点を改善するものであり、シラノール
溶液を塗布、熱処理する事によ！ｌｌ得られたＳｉＯ□
膜が他の方法（−１えは熱酸化、ＣＶＤＭ；）で得られ
たＳｔＯ，膜よりもエツチング速度が太きい事を利用す
る事によりＳｉＯ２パターンのエツジをなだらかにする
方法である。すなわち、熱酸化あるいはＣＶＤ等によっ
て形成された第１の５ｉｏ２膜上にシラノール溶液を塗
布し、熱処理を行なう沖により薄い第二のＳｔＯ，膜を
形成する。史にこの上に７オトレジストパターンを形成
した後、フッ酸系溶液を用いて選択的なエツチングを行
なうと第二のＳｉＯ２膜が第１のＳｉＯ□膜よりもエツ
チング速度が数倍以上大きい為、第一の５ｉｏ２膜の深
さ方向へのエツチング速度よりも、フォトレジスト膜〔
ｌ下に存在する第二のＳｉＯ２膜の横方向へのエツチン
グ速度が太きい。この為、最終的にＳ ｉＯ２パターン
のエツジは第２図（ＤＪに示す様になだらかになる。
溶液を塗布、熱処理する事によ！ｌｌ得られたＳｉＯ□
膜が他の方法（−１えは熱酸化、ＣＶＤＭ；）で得られ
たＳｔＯ，膜よりもエツチング速度が太きい事を利用す
る事によりＳｉＯ２パターンのエツジをなだらかにする
方法である。すなわち、熱酸化あるいはＣＶＤ等によっ
て形成された第１の５ｉｏ２膜上にシラノール溶液を塗
布し、熱処理を行なう沖により薄い第二のＳｔＯ，膜を
形成する。史にこの上に７オトレジストパターンを形成
した後、フッ酸系溶液を用いて選択的なエツチングを行
なうと第二のＳｉＯ２膜が第１のＳｉＯ□膜よりもエツ
チング速度が数倍以上大きい為、第一の５ｉｏ２膜の深
さ方向へのエツチング速度よりも、フォトレジスト膜〔
ｌ下に存在する第二のＳｉＯ２膜の横方向へのエツチン
グ速度が太きい。この為、最終的にＳ ｉＯ２パターン
のエツジは第２図（ＤＪに示す様になだらかになる。
第３図にシラノール溶液を塗布、熱処理する事によりて
伺られたＳｔＯ，膜とＣＶＤ法によって得られたＳｔＯ
，膜のエツチング速度の違いを示す。
伺られたＳｔＯ，膜とＣＶＤ法によって得られたＳｔＯ
，膜のエツチング速度の違いを示す。
以下第２図（４）〜凹）を用いて本発明の詳細な説明す
る。
る。
まず第２図（イ）に示す様に半導体基板上に第一のＳｉ
Ｏ□膜をＣＶＤ法により約５０００人形成する。
Ｏ□膜をＣＶＤ法により約５０００人形成する。
次に第２図（ＢＩ Ｋ示す様にアルコールに溶解したシ
ラノール（東京応化袋・ＯＣＤタイプ２）を回転塗布し
、１５０°Ｇ３０分、史に７００°Ｃ３０分の熱処理を
施し第２の５ｉｏ２膜を形成する。次に第２図（Ｃ）に
示す様に公知の方法で約１μｍ埋の７オトレジストハタ
ーンを形成する。ここでフォトレジストはＯＭＲ−８３
（東京応化袋）を用いた。
ラノール（東京応化袋・ＯＣＤタイプ２）を回転塗布し
、１５０°Ｇ３０分、史に７００°Ｃ３０分の熱処理を
施し第２の５ｉｏ２膜を形成する。次に第２図（Ｃ）に
示す様に公知の方法で約１μｍ埋の７オトレジストハタ
ーンを形成する。ここでフォトレジストはＯＭＲ−８３
（東京応化袋）を用いた。
次に該フォトレジストをマスクとしてフッ酸ｍ液を用い
て第−及び第二の５ｉｏ２膜ｆ運択的にエツチングした
ところＳｉＯ□膜パターンのエツジは第２図の）に示す
様になだらかになり３０°のテーパー角が形成された。
て第−及び第二の５ｉｏ２膜ｆ運択的にエツチングした
ところＳｉＯ□膜パターンのエツジは第２図の）に示す
様になだらかになり３０°のテーパー角が形成された。
次にフォトレジストを除去しＡ７膜を蒸着法により約１
μｍの厚さで形成したところ第２図（ト）に示す様に被
覆性は良好であった。
μｍの厚さで形成したところ第２図（ト）に示す様に被
覆性は良好であった。
このＡｔ膜を周知の方法で選択的に除去し得られた配線
と検査したところ断線は全く発生していなかった。
と検査したところ断線は全く発生していなかった。
この様に本発明を用いれば５ｉｏ２膜の選択的エツチン
グの際にＳｔＯ，パターンのエツジをなたらかにする事
が出来その後の工程において良好な配線が形成出来る。
グの際にＳｔＯ，パターンのエツジをなたらかにする事
が出来その後の工程において良好な配線が形成出来る。
なお本実施例ではシラノール浴液塗布膜の熱処理（ｌ″
ｊ７００℃で行なっているが用途に応じて適当な温度で
良い。ただし第４図に示す様に温度によってテーパー角
は若干質わる。
ｊ７００℃で行なっているが用途に応じて適当な温度で
良い。ただし第４図に示す様に温度によってテーパー角
は若干質わる。
またシラノール溶液中には、リン等の不純物を添加して
おいても良い。
おいても良い。
第１四回）乃至第１図に）は従来の方法の断面図、第２
図（Ａ）乃至第２図（５）は本発明の実施例の断面図で
あり、 １・・・・・・半導体基板、２・・・・・・熱酸化法又
はＣＶＤ法により形成された第１のＳｉＯ□膜、３・・
・・・・シラノール溶液を塗布し、熱処理を施す事によ
り形成された第２のＳｉＯ２膜、４・・・・・・７オト
レジヌト、訃・・・・・Ａｔ膜を示す。 第３図は５ｉｏ２膜のフッ酸系溶液に対するエツチング
速度を示すグラフであり、 １０・・・・・・シラノール溶液を塗布し熱処理を施す
事により得られたＳｉＯ２，２０・・・・・・ＣＶＤ法
によＶ得られた５ｉ０２膜のエツチング速度を示す曲線
である。 第４図は本発明の適用によＶ得られたテーパー角が熱処
理温度の違いによって変わる事を示す図。 年１０ ２編 １父 然刹Ｊ￥シ蓄５喪 （’ｃ） 茅４図
図（Ａ）乃至第２図（５）は本発明の実施例の断面図で
あり、 １・・・・・・半導体基板、２・・・・・・熱酸化法又
はＣＶＤ法により形成された第１のＳｉＯ□膜、３・・
・・・・シラノール溶液を塗布し、熱処理を施す事によ
り形成された第２のＳｉＯ２膜、４・・・・・・７オト
レジヌト、訃・・・・・Ａｔ膜を示す。 第３図は５ｉｏ２膜のフッ酸系溶液に対するエツチング
速度を示すグラフであり、 １０・・・・・・シラノール溶液を塗布し熱処理を施す
事により得られたＳｉＯ２，２０・・・・・・ＣＶＤ法
によＶ得られた５ｉ０２膜のエツチング速度を示す曲線
である。 第４図は本発明の適用によＶ得られたテーパー角が熱処
理温度の違いによって変わる事を示す図。 年１０ ２編 １父 然刹Ｊ￥シ蓄５喪 （’ｃ） 茅４図
Claims (1)
- 熱酸化法あるいけＣＶＤ法によって形成７された＠１の
ＳｉＯ２膜上に、シラノールｍ液を塗布し、熱処理ｆ施
す手により、第２の５ｔＯ２膜全形成する工程、該第２
のＳｉｎ、膜上にマスクを形成する工程、該マスクを用
いてフッ酸系＠散によって該第１及び第２の５ＩＯ２１
１Ｉ！全選択的にエツチングする工程を一セする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184783A JPS59136935A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184783A JPS59136935A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59136935A true JPS59136935A (ja) | 1984-08-06 |
| JPH0148652B2 JPH0148652B2 (ja) | 1989-10-20 |
Family
ID=11789108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184783A Granted JPS59136935A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682408A (en) * | 1985-04-01 | 1987-07-28 | Matsushita Electronics Corporation | Method for making field oxide region with self-aligned channel stop implantation |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649526A (en) * | 1979-09-29 | 1981-05-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5718327A (en) * | 1980-07-09 | 1982-01-30 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5732640A (en) * | 1980-08-06 | 1982-02-22 | Mitsubishi Electric Corp | Production of semiconductor device |
| JPS5768035A (en) * | 1980-10-15 | 1982-04-26 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-01-27 JP JP1184783A patent/JPS59136935A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649526A (en) * | 1979-09-29 | 1981-05-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5718327A (en) * | 1980-07-09 | 1982-01-30 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5732640A (en) * | 1980-08-06 | 1982-02-22 | Mitsubishi Electric Corp | Production of semiconductor device |
| JPS5768035A (en) * | 1980-10-15 | 1982-04-26 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682408A (en) * | 1985-04-01 | 1987-07-28 | Matsushita Electronics Corporation | Method for making field oxide region with self-aligned channel stop implantation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0148652B2 (ja) | 1989-10-20 |
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