JPS59132060A - デユアルタイプの演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は２個の演算処理回路をそれぞれ高速バスに関し
亭椛列に接続し、これらの演算処理回路でそれぞれの演
算処理を同期して行なわせる、いわゆるデュアルタイプ
の演算処理装置に関する。

従来例の構成とその問題点 一般にチーアルタイブの演算処理装置は公知であるが、
この種のものはいずれも上記演算処理装置を構成する２
つの演算処理回路の同期をとる場合、別に共通のメモリ
ーを用意し、ここにマスター側に演算処理回路よりデー
タを順次メモリーシスレープ側の演算処理回路でこれを
常に読みとり同期をとるようにしている。したがって、
この種１　　　　　　　のものでは別個に共通のメモリ
ーを必要とし、また、専用の高速データバスを必要とす
るため、全体としてその構成が複雑になり、コスト高に
なるという問題があった。

発明の目的 本発明は以−Ｆのような従来の欠点を除去するものであ
り、簡単な構成で容易にかつ正確に２つの演算処理回路
間の同期をとれる優れたプーアルタイプの演算処理装置
を提供することを目的とするものである。

発明の構成 本発明はマスター側の演算処理回路内で発生した同期信
号をマスター側の演算処理回路よりスレーブ側の演算処
理回路に伝送し、スレーブ側の演算処理回路内で上記マ
スター側の同期信号と上記スレーブ側の演舞処理回路内
で発生する同期信号とを互に比較し、両者の同期、非同
期を判別するように構成すると共に上記スレーブ側の演
算処理回路内に上記スレーブ側の同期信号が発生した時
点より上記マスター側の同期信号が伝送されて来るまで
の間、上記スレーブ側の演算処理回路を時期状態にし、
上記スレーブ側の同期信号を上記スレーブ側の演算処理
回路内のメモリーにメモリーしておく手段を設けたこと
を特徴とするものである。

実施例の説明 第１図は本発明の演算処理装置における一実施例の概略
ブロック図であり、図中１．２はそれぞれ互に並列に配
置されたマスター側、スレーブ側の演算処理回路、３．
４は演算処理回路１．２に接続され、演算処理回路１．
２からのパラレル型式の同期信号、返送信号をそれぞれ
−Ｈシリアル型式のものに変換し、更にパラレル型式の
ものに変換して演算処理回路２．１に伝送する同期制御
回路、５は同期制御回路３．４のシリアルインプットア
ウトプットボート（以下ＳＩＯポートという）、６．７
はそれぞれ高速データバス８と演算処理回路１．２０間
に接続された高速データバス制御回路である。

尚、演算処理回路１．２はそれぞれデータバスを介して
図示していない別々のあるいは共通の各種回路、機器に
接続されており、これらの間でデータの授受を行ない、
上記各種回路、機器を制御するように構成されている。

そして、更に各演算処理回路１．２のデータバスは高速
データバス制御回路６．７を介して高速データバス８に
接続されており、高速データバス制御回路６．７、高速
両 データバス８を介して演算処３ｊｉｊ回路ｌ、２間でも
データの授受を行なうように構成されている。

ト記実施例において、次に演算処理回路１．２間の同期
か如（”Ｉにしてとられるかについて第２図〜第１図を
用いて説明する。

マスター側の演算処理回路１、スレーブ側の演算処理回
路２共に内部でたとえば８ビット３バイトのパラレル型
式の同期信号を発生するように構成きれており、マスタ
ー側の演算処理回路１で上記パラレル型式の同期信号が
発生すると、これが同期制御回路３、Ｓ　ｉ　Ｏポート
、同期制御回路４を介してスレーブ側の演算処理回路２
に伝送される。すなわち、マスター側の演算処理回路］
で発生した上記パラレル型式の同期信号は同期制御回路
３によって先ず−Ｈシリアル型式のものに変換され、同
期制御回路４によって再びパラレル型式のものに変換さ
れてスレーブ側の演算処理回路２に伝送される。スレー
ブ側の演算処理回路２に上記パラレル型式の同期信号が
伝送されると、これがスレーブ側の演算処理回路２で受
取られ、スレーブ側の演算処理回路２で発生した同様の
パラレル型式の同期信号と比較される。スレーブ側の演
算処理回路２で上記同期信号がまだ発生していないとき
にマスター側の演算処理回路１より上記同期信号が伝送
されて来た場合には、上記マスター側の同期信号が上記
スレーブ側の演算処理回路２内のメモリーにメモリーさ
れ、スレーブ側の演算処理回路２より自己の同期信号が
発生したとき、両者が比較される。そして、スレーブ側
の演算処理回路２ですでに同期信号が発生しているのに
まだマスター側の演算処理回路１より同期信号が伝送さ
れて来ない場合には、スレーブ側の同期信号をスレーブ
側の演算処理回路２内のメモリーにメモリーシ、マスタ
ー側の演算処理回路】より同期信号が伝送されて来たと
き両者が比較される。そして、この場合には上記マスタ
ー側の同期信号が伝送きれて来るまでスレーブ側の演算
処理回路２が時期状態になる。

このようにして、スレーブ側の演算処理回路２でマスタ
ー側の演算処理回路１より伝送されて来た同期信号とス
レーブ側の演算処理回路２で発生した同期信号が互に比
較され、その結果が判定されると、スレーブ側の演算処
理回路２かその時期状態を解除し次の演算処理を開始す
る。そして、同時に十ｄα比ψり結果がパラレル型式の
返送信号として同期制御回路４、ＳＩＯポート５、同期
制御回路３を介してマスター側の演算処理回路１に伝送
される。

第２図はこの様子を示しだものであり、スレーブ側の同
期信号Ａ、Ｂ、　Ｃかそれぞれマスター側の同期信号Ａ
、１３．０の伝送されて来る合前後に発生している場合
を示している。すなわち、同期信号Ａ、Ｃについてはス
レーブ側の同期信号かマスター側の同期信号の伝送時点
より早く発生しているので、上記マスター側の同期信号
が伝送されて来るまでその実行権を放棄していることを
示している。そして同期信号Ｂについてはスレーブ側の
同期信号がマスター側の同期信号伝送後に発生している
のでその間マスター側の同期信号はスレーブ側でメモリ
ーをれており、スレーブ側の同期信号が発生した時点で
同期判定処理が開始されていることを示している。

尚、第３図、第４図はそれぞれマスター側、スレーブ側
の各演算処理回路１．２の同期をとるだめの動作を示す
フローチャートであシ、各演算処理回路１．２はそれぞ
れ上記フローチャートに沿って動作する。すなわち、マ
スター側の演算処理回路１は第３図に示すように同期信
号が発生するとこれをスレーブ側に伝送し、スレーブ側
の演算処理回路２からの返送信号を待つ状態になる。ス
レーブ側の演算処理回路２からの返送信号を受けると、
この返送信号に基づいて同期が正常か否かの判別を行な
い、それぞれに応じて正常終了、異常終了の処理を行な
い、一連の処理を終了する。

ま／こ、スレーブ側の演算処理装置２は第４図に示すよ
うにＮ期イ１ｊ号を発生した後、マスター側の同期信号
が伝送されて来るのを待つ状態になり、マスター側の同
期信号が伝送されて来ると、これを受イ１１け、同期判
定の処理に入る。同期されていれはり：常同期モードに
七ノドされ、同期きれていなければ異常同期モードにセ
ットされた後、マスター側に伝送する返送データを生成
し、これをマスター側の演算処理回路１に伝送する。

発明の効果 本発明はト配実施例より明らかなように、マスター側の
演算処理回路で発生した同期信号をマスター側の演９処
理回路よりスレーブ側の演算処理回路に伝送し、スレー
ブ側の演算処理回路内で上記マスター側の同期信号と上
記スレーブ側の演算処理回路で得られた同期信号とを互
に比較し、両者の同期、非同期をとるように構成したも
のであり、したかって、本発明によれば別個にメモリー
や専用の高速データバスを必要とせず、全体としてその
構成を著しく簡単にすることができるという利点を有す
る。また、本発明によればスレーブ側の演算処理装置内
に上記スレーブ側の同期信号が発生したときにすでにマ
スター側の同期信号が伝送されていたときには上記マス
ター側の同期信号を、また、寸だマスター側の同期信号
が伝送されて来ていないときには上記スレーブ側の同期
信号をそれぞれその間メモリーシておくメモリ一手段を
設けておシ、しだがって、スレーブ側の演算処理回路を
容易にマスター側の演算処理回路に合わせて同期させる
ことができるという利点を有する。

【図面の簡単な説明】

第１図は本発明のデュアルタイプの演算処理装置におけ
る一実施例の概略ブロック図、第２図は同装置を構成す
るマスター側、スレーブ側の各演算処理回路間の同期信
号、返送信号の流れを示すタイミング図、第３図、第４
図はそれぞれ上記各演算処理回路の同期をとるだめの動
作を示すフロ−チャート図である。 １，２　　演算処理回路、３．４・・・同期制御回路、
５・・ＳＩＯポート、６．７・・・高速データバス制御
回路、８・・高速データバス。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
３　図 −５３１− 第４図

Claims (2)

【特許請求の範囲】
1. （１）　　スレーブ側の演算処理回路にマスター側の演
   算処理回路の同期信号が伝送されて来たとき、この同期
   信号と上記スレーブ側の演算処理回路とを比較し、同期
   、非同期の判定を行なう処理手段を設けると共に、上記
   スレーブ側の演算処理回路内に上記スレーブ側の同期信
   号が発生したときすでにマスター側の同期信号が伝送さ
   れていたときには上記マスター側の同期信号を、また、
   まだ伝送されて来ていないときには上記スレーブ側の同
   期信号をそれぞれその間メモリーシておくメモリ一手段
   を設け、上記メモリーされた同期信号を用いて上記処理
   手段により同期、非同期の判定を行なうように構成した
   プーアルタイプの演算処理装置。
2. （２）　　スレーブ側の演算処理１回路内に上記スレー
   ブ側の同期信号が発生したときにまだマスター側の同期
   信号が伝送されて来ていないとき、上記スレーブ側の演
   算処理回路を待機状態にし、マスター側の同期信号が伝
   送され、処理手段によって同期、非同期の判定がなされ
   たとき上記スレーブ側の演算処理回路における上記待機
   状態を解除する手段を設けて成る特許請求の範囲第１項
   記載のデュアルタイプの演算処理装置。