JPH063915B2 - システムバスのデ−タ転送装置 - Google Patents
システムバスのデ−タ転送装置Info
- Publication number
- JPH063915B2 JPH063915B2 JP61109489A JP10948986A JPH063915B2 JP H063915 B2 JPH063915 B2 JP H063915B2 JP 61109489 A JP61109489 A JP 61109489A JP 10948986 A JP10948986 A JP 10948986A JP H063915 B2 JPH063915 B2 JP H063915B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- module
- system bus
- priority
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Small-Scale Networks (AREA)
Description
この発明は２組のシステムバスを用いたマルチマイクロ
プロセッサシステム等に使用されるシステムバスのデー
タ転送装置に関するものである。
プロセッサシステム等に使用されるシステムバスのデー
タ転送装置に関するものである。
【従来の技術】 第５図は従来の１組のバスを有するシステムにおける転
送サイクルを示すタイムチャート、第６図はモジュール
の構成を示すブロック図である。第５図及び第６図にお
いて、１はアドレス／データ、２は送信動作時に出力さ
れる送信要求指示信号、４は送信側レディ信号、５は受
信側レディ信号である。第６図において、７はバスに複
数個接続されるモジュールである。モジュール７におい
て、１１は受信動作時にアドレスケ一致を検出するアド
レス一致検出回路、１２は転送動作を制御する転送制御
部である。 次に動作について説明する。まず、第５図のタイムチャ
ートに図示の如く、送信は相手先のアドレス情報をアド
レス／データ信号線１上に出力するとともに、送信要求
指示信号２を有意とすることによって開始される。送信
を行うことのできるモジュール７は同時に２つ以上存在
しないため、送信中に他のモジュール７から送信要求を
受けることはない。受信は、バス上に他のモジュール７
からの送信要求指示信号２を検知し、アドレス一致検出
回路１１により、自モジュール７が指定されたことを判
定した後開始される。アドレスが自モジュール７のアド
レスと一致すると、送信側モジュールと受信側モジュー
ル７とが、送信側レディ信号４と受信側レディ信号５に
よりハンドシェイクを行ないつつデータの転送を行う。
送サイクルを示すタイムチャート、第６図はモジュール
の構成を示すブロック図である。第５図及び第６図にお
いて、１はアドレス／データ、２は送信動作時に出力さ
れる送信要求指示信号、４は送信側レディ信号、５は受
信側レディ信号である。第６図において、７はバスに複
数個接続されるモジュールである。モジュール７におい
て、１１は受信動作時にアドレスケ一致を検出するアド
レス一致検出回路、１２は転送動作を制御する転送制御
部である。 次に動作について説明する。まず、第５図のタイムチャ
ートに図示の如く、送信は相手先のアドレス情報をアド
レス／データ信号線１上に出力するとともに、送信要求
指示信号２を有意とすることによって開始される。送信
を行うことのできるモジュール７は同時に２つ以上存在
しないため、送信中に他のモジュール７から送信要求を
受けることはない。受信は、バス上に他のモジュール７
からの送信要求指示信号２を検知し、アドレス一致検出
回路１１により、自モジュール７が指定されたことを判
定した後開始される。アドレスが自モジュール７のアド
レスと一致すると、送信側モジュールと受信側モジュー
ル７とが、送信側レディ信号４と受信側レディ信号５に
よりハンドシェイクを行ないつつデータの転送を行う。
従来のシステムバスのデータ転送装置は以上のように構
成されているので、２組の独立したバスを有するシステ
ムにおいて、第６図に示される従来のモジュール７を適
用する場合には、ハードウエアの簡略化を行うために、
転送に使用するバスをセレクタにより選択し、１組のア
ドレス一致検出回路と転送制御部とにより転送動作を制
御するようにしている。また、２組のバスを有するシス
テムにおいては２つのモジュール７が同時に送信を行う
ことが可能であるが、このようにすると各モジュール７
が送信と受信とを同時に行えない場合が存在する。そこ
で、２つのモジュール７が異なるバスを経由して同時に
互いに送信を要求すると、どちらか一方のモジュールが
送信を中断し、受信を行わない限りデッドロックを生じ
る等の問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、２つのモジュールが別々のバスを通じて同時
に互いに送信を要求する状況を検出できるとともに、こ
のような状況で生じ得るデッドロックを回避できるシス
テムバスのデータ転送装置を得ることを目的とする。
成されているので、２組の独立したバスを有するシステ
ムにおいて、第６図に示される従来のモジュール７を適
用する場合には、ハードウエアの簡略化を行うために、
転送に使用するバスをセレクタにより選択し、１組のア
ドレス一致検出回路と転送制御部とにより転送動作を制
御するようにしている。また、２組のバスを有するシス
テムにおいては２つのモジュール７が同時に送信を行う
ことが可能であるが、このようにすると各モジュール７
が送信と受信とを同時に行えない場合が存在する。そこ
で、２つのモジュール７が異なるバスを経由して同時に
互いに送信を要求すると、どちらか一方のモジュールが
送信を中断し、受信を行わない限りデッドロックを生じ
る等の問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、２つのモジュールが別々のバスを通じて同時
に互いに送信を要求する状況を検出できるとともに、こ
のような状況で生じ得るデッドロックを回避できるシス
テムバスのデータ転送装置を得ることを目的とする。
この発明に係るシステムバスのデータ転送装置は、２組
の独立したバスから構成されるシステムにおいて、２つ
のモジュールが同時に互いに送信を要求した場合の転送
の優先度を判定する送信優先度判定回路を設けるととも
に、２つのモジュールが同時に相手方モジュールに対し
て送信要求した場合、優先度の高いモジュールが低いモ
ジュールに対し、ＢＵＳＹ信号を送出し、優先度の低い
モジュールは上気ＢＵＳＹ信号の受信に基づいてデータ
を受信するように回路構成したものである。
の独立したバスから構成されるシステムにおいて、２つ
のモジュールが同時に互いに送信を要求した場合の転送
の優先度を判定する送信優先度判定回路を設けるととも
に、２つのモジュールが同時に相手方モジュールに対し
て送信要求した場合、優先度の高いモジュールが低いモ
ジュールに対し、ＢＵＳＹ信号を送出し、優先度の低い
モジュールは上気ＢＵＳＹ信号の受信に基づいてデータ
を受信するように回路構成したものである。
この発明におけるシステムバスのデータ転送装置は、２
組の独立したバスから構成され、モジュールが１つのバ
スを介し送信を要求している間に相手側モジュールから
のＢＵＳＹ信号および他バスにおける他モジュールの送
信要求指示を監視することにより、２つのモジュールが
同時に互いに送信を要求する状況を判定し、優先度の低
いモジュールが送信を中断して受信を行うようにする。
組の独立したバスから構成され、モジュールが１つのバ
スを介し送信を要求している間に相手側モジュールから
のＢＵＳＹ信号および他バスにおける他モジュールの送
信要求指示を監視することにより、２つのモジュールが
同時に互いに送信を要求する状況を判定し、優先度の低
いモジュールが送信を中断して受信を行うようにする。
次にこの発明の一実施例を図について説明する。 図中、第５図，第６図と同一の部分は同一の符号をもっ
て図示した第１図において、８はバスＡ（システムバ
ス）、９はバスＡ８とは独立したバスＢ（システムバ
ス）である。また、モジュール７の制御ブロックは次の
様に構成されている。すなわち送信元優先順位No.３は
送信要求指示信号２と共に送信要求時にバスＡ８，バス
Ｂ９上に出力する信号である。送信優先度判定回路１０
は自モジュール７と相手側モジュール７の送信優先度を
判定する回路である。受信側ＢＵＳＹ信号６は優先度の
高いモジュール７が他の低いモジュール７に対して出力
する信号である。また、セレクタ１３はバスＡ８とバス
Ｂ９との切替えに用いる。転送動作はすべて転送制御部
１２によって制御される。 第２図は転送サイクルのタイムチャートで、受信側レデ
ィ信号５は送信要求時およびデータ転送時のハンドシェ
イクに用い、受信側ＢＵＳＹ信号６は送信要求時のハン
ドシェイクと同時にバスＡ８，Ｂ９上に出力される。 次に動作について説明する。第３図および第４図に示す
様に、モジュール７ａがバスＡ８を介して、またモジュ
ール７ｂがバスＢ９を介して、同時に互いに送信を要求
した場合について説明する。 この時、各モジュール７ａ，７ｂは送信要求段階におい
て、転送に使用する各バス上にアドレス情報，送信要求
指示信号２，送信元優先順位No.３を出力する。この間
もう一方のバス上に他モジュールの送信要求指示信号２
を確認し、アドレス一致検出回路１１により自モジュー
ル７のアドレス一致を検出すると、送信優先度判定回路
１０によって自モジュール７と相手側モジュール７との
間で送信元優先順位No.３に基づき送信の優先度を判定
する。 そこで、第４図の如く、優先度の高いモジュール７ａは
セレクタ１３によりバスを切換え、バスＢ９を経由して
モジュール７ｂに対し受信側ＢＵＳＹ信号６と受信側レ
ディ信号５とを出力し、ハンドシェイクを行う。その後
再びセレクタ１３を切換えて再びバスＡ８において送信
要求を再開する。優先度の低いモジュール７ｂは、送信
要求時のハンドシェイク時に受信側ＢＵＳＹ信号６を受
けると、その直後にバスＡ８において、自モジュール７
ｂに対する送信要求指示があるかどうかを確認する。送
信要求指示があった場合、自モジュール７ｂと相手側モ
ジュール７ａとが同時に互いに送信を要求している状況
と判定され、モジュール７ｂは、バスＢ９における送信
要求を中断し、バスＡ８においてモジュール７ａとハン
ドシェイクを行った後、データの受信を行う。 なお、上記実施例では送信元優先順位No.をシステムバ
スの専用の信号線上に出力しているが、アドレス信号線
上に出力してもよい。
て図示した第１図において、８はバスＡ（システムバ
ス）、９はバスＡ８とは独立したバスＢ（システムバ
ス）である。また、モジュール７の制御ブロックは次の
様に構成されている。すなわち送信元優先順位No.３は
送信要求指示信号２と共に送信要求時にバスＡ８，バス
Ｂ９上に出力する信号である。送信優先度判定回路１０
は自モジュール７と相手側モジュール７の送信優先度を
判定する回路である。受信側ＢＵＳＹ信号６は優先度の
高いモジュール７が他の低いモジュール７に対して出力
する信号である。また、セレクタ１３はバスＡ８とバス
Ｂ９との切替えに用いる。転送動作はすべて転送制御部
１２によって制御される。 第２図は転送サイクルのタイムチャートで、受信側レデ
ィ信号５は送信要求時およびデータ転送時のハンドシェ
イクに用い、受信側ＢＵＳＹ信号６は送信要求時のハン
ドシェイクと同時にバスＡ８，Ｂ９上に出力される。 次に動作について説明する。第３図および第４図に示す
様に、モジュール７ａがバスＡ８を介して、またモジュ
ール７ｂがバスＢ９を介して、同時に互いに送信を要求
した場合について説明する。 この時、各モジュール７ａ，７ｂは送信要求段階におい
て、転送に使用する各バス上にアドレス情報，送信要求
指示信号２，送信元優先順位No.３を出力する。この間
もう一方のバス上に他モジュールの送信要求指示信号２
を確認し、アドレス一致検出回路１１により自モジュー
ル７のアドレス一致を検出すると、送信優先度判定回路
１０によって自モジュール７と相手側モジュール７との
間で送信元優先順位No.３に基づき送信の優先度を判定
する。 そこで、第４図の如く、優先度の高いモジュール７ａは
セレクタ１３によりバスを切換え、バスＢ９を経由して
モジュール７ｂに対し受信側ＢＵＳＹ信号６と受信側レ
ディ信号５とを出力し、ハンドシェイクを行う。その後
再びセレクタ１３を切換えて再びバスＡ８において送信
要求を再開する。優先度の低いモジュール７ｂは、送信
要求時のハンドシェイク時に受信側ＢＵＳＹ信号６を受
けると、その直後にバスＡ８において、自モジュール７
ｂに対する送信要求指示があるかどうかを確認する。送
信要求指示があった場合、自モジュール７ｂと相手側モ
ジュール７ａとが同時に互いに送信を要求している状況
と判定され、モジュール７ｂは、バスＢ９における送信
要求を中断し、バスＡ８においてモジュール７ａとハン
ドシェイクを行った後、データの受信を行う。 なお、上記実施例では送信元優先順位No.をシステムバ
スの専用の信号線上に出力しているが、アドレス信号線
上に出力してもよい。
以上のようにこの発明によれば、２組の独立したバスか
ら構成されるシステムの各モジュールが送信優先度を出
力すると共に、各モジュールに送信優先度判定回路を設
け、各モジュールが送信要求時に相手側モジュールから
のＢＵＳＹ信号および他バスを経由した他モジュールか
らの送信要求指示をチェックすることにより、２つのモ
ジュールが同時に互いに送信を要求する状況を判定でき
るようにしたので、２つのモジュールが送信要求を同時
に行った場合に生ずるデッドロックを回避できる効果が
ある。
ら構成されるシステムの各モジュールが送信優先度を出
力すると共に、各モジュールに送信優先度判定回路を設
け、各モジュールが送信要求時に相手側モジュールから
のＢＵＳＹ信号および他バスを経由した他モジュールか
らの送信要求指示をチェックすることにより、２つのモ
ジュールが同時に互いに送信を要求する状況を判定でき
るようにしたので、２つのモジュールが送信要求を同時
に行った場合に生ずるデッドロックを回避できる効果が
ある。
第１図はこの発明の一実施例を示すデータ転送装置のブ
ロック図、第２図は上気実施例における転送サイクルの
タイムチャート、第３図および第４図は２つのモジュー
ルが同時に互いに送信を要求する状況を示すシステム構
成図およびタイムチャート、第５図は従来のシステムの
転送サイクルタイムチャート、第６図は第５図のデータ
転送制御装置のブロック図である。 図において、１はアドレス／データ、２は送信要求指示
信号、３は送信元優先順位No.、６は受信側ＢＵＢＹ信
号、７はモジュール、８はバスＡ、９はバスＢ、１０は
送信優先度判定回路、１１はアドレス一致検出回路、１
２は転送制御部、１３はセレクタである。
ロック図、第２図は上気実施例における転送サイクルの
タイムチャート、第３図および第４図は２つのモジュー
ルが同時に互いに送信を要求する状況を示すシステム構
成図およびタイムチャート、第５図は従来のシステムの
転送サイクルタイムチャート、第６図は第５図のデータ
転送制御装置のブロック図である。 図において、１はアドレス／データ、２は送信要求指示
信号、３は送信元優先順位No.、６は受信側ＢＵＢＹ信
号、７はモジュール、８はバスＡ、９はバスＢ、１０は
送信優先度判定回路、１１はアドレス一致検出回路、１
２は転送制御部、１３はセレクタである。
Claims (2)
- 【請求項１】２組の独立したシステムバスよりデータ受
信動作時にアドレス一致を検出するアドレス一致検出回
路と、前記システムバス上のデータ転送動作を制御する
転送制御部と、前記システムバス上のデータ転送動作を
制御する転送制御部と、前記システムバスに接続された
複数のモジュールとより構成されるシステムバスのデー
タ転送装置において、前記各モジュールが同時に互いに
送信要求した場合の転送の優先度を判定する送信優先度
判定回路を備え、各モジュールが送信要求時にシステム
バス上に送信優先度を出力するようにすると共に、２つ
のモジュールが同時に相手方モジュールに対して送信要
求した場合、前記送信優先度判定回路の判定動作によ
り、送信優先度が高いと判定したモジュールは低いモジ
ュールに対し、低いモジュールが送信要求している一方
のシステムバスを介して受信側ＢＵＳＹ信号を出力し、
該ＢＵＳＹ信号を受けた送信優先度の低いモジュールは
その直後に他方のシステムバスに優先度の高いモジュー
ルからの送信要求を検出したとき、受信動作を開始する
ことを特徴とするシステムバスのデータ転送装置。 - 【請求項２】前記各モジュールのうち送信側の前記送信
元モジュールNo.をアドレス信号線上に出力するように
したことを特徴とする特許請求の範囲第１項記載のシス
テムバスのデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109489A JPH063915B2 (ja) | 1986-05-15 | 1986-05-15 | システムバスのデ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109489A JPH063915B2 (ja) | 1986-05-15 | 1986-05-15 | システムバスのデ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266940A JPS62266940A (ja) | 1987-11-19 |
| JPH063915B2 true JPH063915B2 (ja) | 1994-01-12 |
Family
ID=14511542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109489A Expired - Lifetime JPH063915B2 (ja) | 1986-05-15 | 1986-05-15 | システムバスのデ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063915B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168834U (ja) * | 1980-05-14 | 1981-12-14 |
-
1986
- 1986-05-15 JP JP61109489A patent/JPH063915B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62266940A (ja) | 1987-11-19 |
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