JPH0721101A - シリアル通信処理装置 - Google Patents
シリアル通信処理装置Info
- Publication number
- JPH0721101A JPH0721101A JP5188977A JP18897793A JPH0721101A JP H0721101 A JPH0721101 A JP H0721101A JP 5188977 A JP5188977 A JP 5188977A JP 18897793 A JP18897793 A JP 18897793A JP H0721101 A JPH0721101 A JP H0721101A
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- Japan
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- cpu
- signal
- serial communication
- serial
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Abstract
(57)【要約】
【目的】ＣＰＵのラインを減少させるシリアル通信処理
装置の提供。 【構成】シリパラ出力３とＡ／Ｄ変換入力４に対して、
ＣＰＵ２とシリアル通信を行うシステムで、出力と入力
を切り換えるためのシリアル通信処理装置（以下ＳＩＣ
と記す）１がＣＰＵ２からＣＬＫ信号とＴｘＤ信号およ
びＲｘＤ信号の各ラインで接続されている。ＳＩＣ１
は、ＣＬＫ信号を受けてＴｘＤ信号を参照して送信先の
判別をする切換ロジック回路を有し、データ送付先が選
択される。従来、複数の装置に対してデータを送受信す
る場合にはＣＰＵからの選択信号ラインを必要とした
が、送付データの先頭に選択データを付加することで、
選択信号ラインなしで装置を選択できる。
装置の提供。 【構成】シリパラ出力３とＡ／Ｄ変換入力４に対して、
ＣＰＵ２とシリアル通信を行うシステムで、出力と入力
を切り換えるためのシリアル通信処理装置（以下ＳＩＣ
と記す）１がＣＰＵ２からＣＬＫ信号とＴｘＤ信号およ
びＲｘＤ信号の各ラインで接続されている。ＳＩＣ１
は、ＣＬＫ信号を受けてＴｘＤ信号を参照して送信先の
判別をする切換ロジック回路を有し、データ送付先が選
択される。従来、複数の装置に対してデータを送受信す
る場合にはＣＰＵからの選択信号ラインを必要とした
が、送付データの先頭に選択データを付加することで、
選択信号ラインなしで装置を選択できる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル回路で利用され
るシリアル通信を処理する装置に関し、特に入出力デー
タをシリアル通信で行う処理装置に関する。
るシリアル通信を処理する装置に関し、特に入出力デー
タをシリアル通信で行う処理装置に関する。
【０００２】
【従来の技術】従来は、シリアル通信を行う際、図５
(a) のように、ＣＰＵ２からのクロック（ＣＬＫ）信号
ライン、データ送信ライン（ＴｘＤ）を送付先の装置ご
とに接続し、マイクロコンピュータのイネーブルライン
でデータ送付先装置を指定し、送信している。データ送
付先が単一の場合はＣＰＵからの信号ラインはＣＬＫ、
ＴｘＤ、および受信ライン（ＲｘＤ）の３本で済む。し
かし送付先が複数存在する場合は、送付先を選択するイ
ネーブルラインを用い、さらに多数の場合はイネーブル
を複数本にしてデコーダ装置等を介して送付先を選択、
もしくは図５(b) のように、切換用ＩＣ１３に対してＣ
ＰＵ２より図５(c) のｄのような信号を出して送付先装
置の選択をしていた。
(a) のように、ＣＰＵ２からのクロック（ＣＬＫ）信号
ライン、データ送信ライン（ＴｘＤ）を送付先の装置ご
とに接続し、マイクロコンピュータのイネーブルライン
でデータ送付先装置を指定し、送信している。データ送
付先が単一の場合はＣＰＵからの信号ラインはＣＬＫ、
ＴｘＤ、および受信ライン（ＲｘＤ）の３本で済む。し
かし送付先が複数存在する場合は、送付先を選択するイ
ネーブルラインを用い、さらに多数の場合はイネーブル
を複数本にしてデコーダ装置等を介して送付先を選択、
もしくは図５(b) のように、切換用ＩＣ１３に対してＣ
ＰＵ２より図５(c) のｄのような信号を出して送付先装
置の選択をしていた。
【０００３】
【発明が解決しようとする課題】今日マイクロコンピュ
ータは多機能化しており、ＣＰＵの負担は重くなってき
ており、特に制御用マイクロコンピュータなどはコンパ
クトにかつ多機能になるよう求められている。それで、
周辺装置の増大にＣＰＵが対応するためには信号線の数
の増大が免れず、ＣＰＵのピン数が不足するという問題
がある。このため、ピン数の少なくて済むデータ処理方
法が求められ、ＣＰＵを設計する場合に、目的に合わせ
た周辺ＩＣの開発も求められている。しかしながら、現
実にはＣＰＵの機能を落とさずにピン１本を減らすこと
は容易ではない。
ータは多機能化しており、ＣＰＵの負担は重くなってき
ており、特に制御用マイクロコンピュータなどはコンパ
クトにかつ多機能になるよう求められている。それで、
周辺装置の増大にＣＰＵが対応するためには信号線の数
の増大が免れず、ＣＰＵのピン数が不足するという問題
がある。このため、ピン数の少なくて済むデータ処理方
法が求められ、ＣＰＵを設計する場合に、目的に合わせ
た周辺ＩＣの開発も求められている。しかしながら、現
実にはＣＰＵの機能を落とさずにピン１本を減らすこと
は容易ではない。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
め本発明の構成は、ＣＬＫ信号を用いてデジタルデータ
をシリアル送受信するシリアル通信処理装置において、
ＣＰＵからのデジタル送信データの先頭ビット部に、該
デジタル送信データの送信先を識別する識別データを有
し、前記識別データを基に、ＣＬＫ信号ラインとデータ
送信ラインとを所定の送信先のラインに切換える切換ロ
ジック回路を有することを特徴とする。また関連発明の
構成は、該シリアル通信処理装置において、前記ＣＰＵ
との接続ラインが、ＣＬＫ信号ラインと、シリアルデー
タ送信ライン、シリアルデータ受信ラインの三本のみで
あることを特徴とする。
め本発明の構成は、ＣＬＫ信号を用いてデジタルデータ
をシリアル送受信するシリアル通信処理装置において、
ＣＰＵからのデジタル送信データの先頭ビット部に、該
デジタル送信データの送信先を識別する識別データを有
し、前記識別データを基に、ＣＬＫ信号ラインとデータ
送信ラインとを所定の送信先のラインに切換える切換ロ
ジック回路を有することを特徴とする。また関連発明の
構成は、該シリアル通信処理装置において、前記ＣＰＵ
との接続ラインが、ＣＬＫ信号ラインと、シリアルデー
タ送信ライン、シリアルデータ受信ラインの三本のみで
あることを特徴とする。
【０００５】
【作用】シリアル通信されるデータの先頭ビット部に付
加された装置選択データにより、本発明のシリアル通信
処理装置（集積回路）上に形成された切換ロジック回路
が、所定の装置を選択する集積回路内の切換スイッチを
作動させ、ＣＬＫ、ＴｘＤラインを切り換える。切換ら
れた信号ラインによって所定の装置にＣＬＫ信号とシリ
アルデータが送付され、１クロックごとにシリアルデー
タが出力バッファもしくはＡ／Ｄ変換器のバッファ等に
セットされていく。必要に応じてデータ送付終了時にラ
ッチ信号を発生させ、シリアル出力タイミング等をと
る。
加された装置選択データにより、本発明のシリアル通信
処理装置（集積回路）上に形成された切換ロジック回路
が、所定の装置を選択する集積回路内の切換スイッチを
作動させ、ＣＬＫ、ＴｘＤラインを切り換える。切換ら
れた信号ラインによって所定の装置にＣＬＫ信号とシリ
アルデータが送付され、１クロックごとにシリアルデー
タが出力バッファもしくはＡ／Ｄ変換器のバッファ等に
セットされていく。必要に応じてデータ送付終了時にラ
ッチ信号を発生させ、シリアル出力タイミング等をと
る。
【０００６】
【発明の効果】シリアル通信処理装置の内部でラッチや
装置選択を実施するので、ＣＰＵが直接指示する必要が
なく、そのためのラインも不要となる。従ってＣＰＵの
ピンに余裕ができる。またプログラムも簡素化されるの
で、ＣＰＵの能力をシリアル通信以外の他の機能のため
に役立てることができる。
装置選択を実施するので、ＣＰＵが直接指示する必要が
なく、そのためのラインも不要となる。従ってＣＰＵの
ピンに余裕ができる。またプログラムも簡素化されるの
で、ＣＰＵの能力をシリアル通信以外の他の機能のため
に役立てることができる。
【０００７】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は、シリアル・パラレル変換出力３（以下
シリパラ出力）とＡ／Ｄ変換入力４に対して、ＣＰＵ２
とシリアル通信を行うシステムで、シリパラ出力３とＡ
／Ｄ変換入力４を切り換えるためのシリアル通信処理装
置（以下ＳＩＣと記す）１がＣＰＵ２からＣＬＫ信号と
ＴｘＤ信号およびＲｘＤ信号の各ラインで接続されてい
る。ＳＩＣ１は、ＣＬＫ信号を受けてＴｘＤ信号を参照
して送信先の判別をする切換ロジック回路が、ワンショ
ットマルチ回路５、Ｄフリップフロップ６および各ライ
ンの切換スイッチ７、８からなっている。そしてＳＩＣ
１から、シリパラ出力３には切換えられたＣＬＫ信号と
ＴｘＤ信号およびワンショットマルチ回路５の立ち下が
りを利用したラッチ信号の各ラインが接続され、Ａ／Ｄ
変換入力４には同じく切り換えられたＣＬＫ信号とＴｘ
Ｄ信号のラインが接続され、Ａ／Ｄ変換器からのＲｘＤ
信号ラインがＳＩＣ１を経由してＣＰＵ２側へ接続され
ている。
明する。図１は、シリアル・パラレル変換出力３（以下
シリパラ出力）とＡ／Ｄ変換入力４に対して、ＣＰＵ２
とシリアル通信を行うシステムで、シリパラ出力３とＡ
／Ｄ変換入力４を切り換えるためのシリアル通信処理装
置（以下ＳＩＣと記す）１がＣＰＵ２からＣＬＫ信号と
ＴｘＤ信号およびＲｘＤ信号の各ラインで接続されてい
る。ＳＩＣ１は、ＣＬＫ信号を受けてＴｘＤ信号を参照
して送信先の判別をする切換ロジック回路が、ワンショ
ットマルチ回路５、Ｄフリップフロップ６および各ライ
ンの切換スイッチ７、８からなっている。そしてＳＩＣ
１から、シリパラ出力３には切換えられたＣＬＫ信号と
ＴｘＤ信号およびワンショットマルチ回路５の立ち下が
りを利用したラッチ信号の各ラインが接続され、Ａ／Ｄ
変換入力４には同じく切り換えられたＣＬＫ信号とＴｘ
Ｄ信号のラインが接続され、Ａ／Ｄ変換器からのＲｘＤ
信号ラインがＳＩＣ１を経由してＣＰＵ２側へ接続され
ている。
【０００８】シリパラ出力３は、少なくとも一つの負荷
１０を駆動する駆動部９に接続され、ＣＰＵ２からのデ
ータを送って負荷１０を制御する。またＡ／Ｄ変換４は
各種のセンサー１１からの信号が接続され、ＣＰＵ２か
ら送られるＴｘＤ信号データによって変換チャンネルが
選択されて、所定のセンサーの信号を変換し、そのデー
タをシリアル化してＲｘＤ信号としてＣＰＵ２に送出す
る。
１０を駆動する駆動部９に接続され、ＣＰＵ２からのデ
ータを送って負荷１０を制御する。またＡ／Ｄ変換４は
各種のセンサー１１からの信号が接続され、ＣＰＵ２か
ら送られるＴｘＤ信号データによって変換チャンネルが
選択されて、所定のセンサーの信号を変換し、そのデー
タをシリアル化してＲｘＤ信号としてＣＰＵ２に送出す
る。
【０００９】ＣＬＫ信号の送信データの先頭ビットで装
置を判別するロジックを図２で説明する。ＣＰＵ２がデ
ータを送信する状態となって、ＣＬＫ信号ｂを送出する
と同時にシリアルデータａをも送出する。最初のＣＬＫ
信号立ち上がり時に内部ビジー信号として発生するリト
リガブルワンショットマルチ５を用い、最初のデータビ
ット（図２のＤ７、図ではLo状態）の状態でＤフリップ
フロップ６が切換スイッチを切り換える。本実施例では
選択は２つなので、必要な選択ビット数は１ビットでよ
い。それでＣＬＫ信号とＴｘＤ信号はそれぞれ所定の装
置に接続されて、つぎのクロックからデータが所定の装
置に送出される。必要ビット数だけＣＬＫ信号が繰り返
されたのち、ワンショットマルチ回路５のＨｉの状態が
一定時間Ｔだけ経過したのちLoになり（Ｔはクロック周
期ｔ1 より大きい、即ちＴ≧ｔ1、のため、図２のよう
にクロックが終了するまでＨｉの状態が継続する。）、
これがラッチ信号としてシリパラ出力３へ送られる。な
おここでは、ラッチ信号はシリパラ出力３にのみ接続さ
れている。そして、最終ビット送出後、ｔ2 秒後（ｔ2
≧Ｔ）に、次のデータ送信が可能となる。
置を判別するロジックを図２で説明する。ＣＰＵ２がデ
ータを送信する状態となって、ＣＬＫ信号ｂを送出する
と同時にシリアルデータａをも送出する。最初のＣＬＫ
信号立ち上がり時に内部ビジー信号として発生するリト
リガブルワンショットマルチ５を用い、最初のデータビ
ット（図２のＤ７、図ではLo状態）の状態でＤフリップ
フロップ６が切換スイッチを切り換える。本実施例では
選択は２つなので、必要な選択ビット数は１ビットでよ
い。それでＣＬＫ信号とＴｘＤ信号はそれぞれ所定の装
置に接続されて、つぎのクロックからデータが所定の装
置に送出される。必要ビット数だけＣＬＫ信号が繰り返
されたのち、ワンショットマルチ回路５のＨｉの状態が
一定時間Ｔだけ経過したのちLoになり（Ｔはクロック周
期ｔ1 より大きい、即ちＴ≧ｔ1、のため、図２のよう
にクロックが終了するまでＨｉの状態が継続する。）、
これがラッチ信号としてシリパラ出力３へ送られる。な
おここでは、ラッチ信号はシリパラ出力３にのみ接続さ
れている。そして、最終ビット送出後、ｔ2 秒後（ｔ2
≧Ｔ）に、次のデータ送信が可能となる。
【００１０】このラッチ信号はＳＩＣ１の内部で発生さ
せなくとも、もともとＣＰＵ２にラッチ信号ラインがあ
る場合は、図３のように直接シリパラ出力３に接続して
も構わない。その際、ＳＩＣ１内でこのラッチ信号１２
を参照する場合もあるのでＳＩＣ１経由としても構わな
い。
せなくとも、もともとＣＰＵ２にラッチ信号ラインがあ
る場合は、図３のように直接シリパラ出力３に接続して
も構わない。その際、ＳＩＣ１内でこのラッチ信号１２
を参照する場合もあるのでＳＩＣ１経由としても構わな
い。
【００１１】このシリアル通信のＣＰＵの処理をフロー
チャートで示すと、図４のようになる。まずシリパラ通
信要求がある、とステップ１００で判定されると、現在
既に通信中か否かをステップ１０２でチェックした後、
ステップ１０４で今回の通信中フラグをセットし、送信
すべきデータをセットする。そしてステップ１０６で、
そのデータの先頭ビットＤ７に、送信先のシリパラ出力
３を意味する０（Ｌｏ）をセットし、ステップ１０８で
通信を開始する。そしてデータ送信終了後、図２で示し
たように、時間ｔ2 秒待ち（ステップ１１０）、通信終
了を示す通信中フラグをＬｏにして、一回の通信処理を
終了する。
チャートで示すと、図４のようになる。まずシリパラ通
信要求がある、とステップ１００で判定されると、現在
既に通信中か否かをステップ１０２でチェックした後、
ステップ１０４で今回の通信中フラグをセットし、送信
すべきデータをセットする。そしてステップ１０６で、
そのデータの先頭ビットＤ７に、送信先のシリパラ出力
３を意味する０（Ｌｏ）をセットし、ステップ１０８で
通信を開始する。そしてデータ送信終了後、図２で示し
たように、時間ｔ2 秒待ち（ステップ１１０）、通信終
了を示す通信中フラグをＬｏにして、一回の通信処理を
終了する。
【００１２】通信要求がＡ／Ｄ変換であるときは、ステ
ップ１００からステップ１１４に移り、同様に通信中か
否かを調べ（ステップ１１６）、通信中でなければこの
通信のための通信中フラグをセットし、Ａ／Ｄ変換のた
めの指示データをＤ０〜Ｄ６にセットする（ステップ１
１８）。そしてそのデータの先頭ビットＤ７にＡ／Ｄ変
換装置を意味するＨｉをセットして（ステップ１２
０）、通信処理ステップ１０８へと移り、あとはシリパ
ラ出力の場合と同様に処理される。
ップ１００からステップ１１４に移り、同様に通信中か
否かを調べ（ステップ１１６）、通信中でなければこの
通信のための通信中フラグをセットし、Ａ／Ｄ変換のた
めの指示データをＤ０〜Ｄ６にセットする（ステップ１
１８）。そしてそのデータの先頭ビットＤ７にＡ／Ｄ変
換装置を意味するＨｉをセットして（ステップ１２
０）、通信処理ステップ１０８へと移り、あとはシリパ
ラ出力の場合と同様に処理される。
【００１３】なお、このようなフローチャートは、常時
通信を監視する必要があるため、例えばタイマールーチ
ンのように定期的に実行され、また連続してデータを送
信する必要がある場合は繰り返して実行されるようにプ
ログラムされる。
通信を監視する必要があるため、例えばタイマールーチ
ンのように定期的に実行され、また連続してデータを送
信する必要がある場合は繰り返して実行されるようにプ
ログラムされる。
【００１４】図１の例では、データの入出力先の選択数
が２つであるが、選択ビット数を２ビットにすれば、４
つまで可能になる。その場合はＳＩＣ１内部の切換ロジ
ック回路をその２ビットのデータに合わせて組むことで
実現できる。その際同時に、選択ビットの送付が終了し
てから送付先の装置へＣＬＫ信号やＴｘＤを送付するよ
うにロジックを設定してデータの送付タイミングが合わ
せることも必要である。このようなロジック回路も従来
の集積回路技術で十分実現されるので、本発明の効果が
得られる。
が２つであるが、選択ビット数を２ビットにすれば、４
つまで可能になる。その場合はＳＩＣ１内部の切換ロジ
ック回路をその２ビットのデータに合わせて組むことで
実現できる。その際同時に、選択ビットの送付が終了し
てから送付先の装置へＣＬＫ信号やＴｘＤを送付するよ
うにロジックを設定してデータの送付タイミングが合わ
せることも必要である。このようなロジック回路も従来
の集積回路技術で十分実現されるので、本発明の効果が
得られる。
【００１５】従来のシリアル通信において、複数の装置
に対してデータを送受信する場合にはＣＰＵからの選択
信号ラインを必要としたが、本発明により、送付データ
の先頭に選択データを付加することで、周辺ＩＣとして
のシリアル通信処理装置で装置を選択できるので、ＣＰ
Ｕのラインを減少させることができ、またプログラムも
簡潔にでき、コンパクトな装置とできる。また、ＣＰＵ
に既にラッチ端子が設けられている場合は、これを利用
して、ラッチ信号をＣＰＵから直接、シリパラ出力に接
続されるように構成してもなんら差し支えない。
に対してデータを送受信する場合にはＣＰＵからの選択
信号ラインを必要としたが、本発明により、送付データ
の先頭に選択データを付加することで、周辺ＩＣとして
のシリアル通信処理装置で装置を選択できるので、ＣＰ
Ｕのラインを減少させることができ、またプログラムも
簡潔にでき、コンパクトな装置とできる。また、ＣＰＵ
に既にラッチ端子が設けられている場合は、これを利用
して、ラッチ信号をＣＰＵから直接、シリパラ出力に接
続されるように構成してもなんら差し支えない。
【図１】本発明のシリアル通信処理装置の集積回路を含
む、制御回路のブロック図。
む、制御回路のブロック図。
【図２】図１のシステムの通信ロジック図。
【図３】ＣＰＵのラッチ信号を用いた場合のブロック
図。
図。
【図４】ＣＰＵのシリアル通信ルーチンのフローチャー
ト図。
ト図。
【図５】従来のＣＰＵのイネーブルラインを用いたシス
テムのブロック図。
テムのブロック図。
１ シリアル通信処理装置（ＳＩＣ） ２ ＣＰＵ ３ シリアル通信出力装置 ４ Ａ／Ｄ変換器 ５ ワンショットマルチ回路 ６ Ｄ−Ｆ．Ｆ．（ディレイフリップフロップ回路） ７ ＴｘＤ切換スイッチ ８ ＣＬＫ切換スイッチ ９ 駆動部 １０ 負荷 １１ センサー １２ ＣＰＵのラッチ信号 １３ 従来のシリアル通信用ＩＣ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 勝比古 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (2)
- 【請求項１】クロック信号を用いてデジタルデータをシ
リアル送受信するシリアル通信処理装置においてＣＰＵ
からのデジタル送信データの先頭ビット部に、該デジタ
ル送信データの送信先を識別する識別データを有し、 前記識別データを基に、クロック信号ラインとデータ送
信ラインとを所定の送信先のラインに切換える切換ロジ
ック回路を有することを特徴とするシリアル通信処理装
置。 - 【請求項２】前記ＣＰＵとの接続ラインは、 クロック信号ラインと、シリアルデータ送信ライン、シ
リアルデータ受信ラインの三本のみであることを特徴と
する請求項１に記載のシリアル通信処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188977A JPH0721101A (ja) | 1993-06-30 | 1993-06-30 | シリアル通信処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188977A JPH0721101A (ja) | 1993-06-30 | 1993-06-30 | シリアル通信処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721101A true JPH0721101A (ja) | 1995-01-24 |
Family
ID=16233242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188977A Pending JPH0721101A (ja) | 1993-06-30 | 1993-06-30 | シリアル通信処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721101A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7975075B2 (en) | 2007-06-25 | 2011-07-05 | Samsung Electronics Co., Ltd. | Data communication system and method |
-
1993
- 1993-06-30 JP JP5188977A patent/JPH0721101A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7975075B2 (en) | 2007-06-25 | 2011-07-05 | Samsung Electronics Co., Ltd. | Data communication system and method |
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