JPS59121682A - バブルメモリ素子 - Google Patents
バブルメモリ素子Info
- Publication number
- JPS59121682A JPS59121682A JP57228699A JP22869982A JPS59121682A JP S59121682 A JPS59121682 A JP S59121682A JP 57228699 A JP57228699 A JP 57228699A JP 22869982 A JP22869982 A JP 22869982A JP S59121682 A JPS59121682 A JP S59121682A
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- insulating film
- stress
- crystal
- plos
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はバブルメモリ素子、特に結晶の歪をなくしたま
たは少なくしたバブルメモリチップの層構成に関する。
たは少なくしたバブルメモリチップの層構成に関する。
（２）技術の背景
バブルメモリ素子は、ガーネット基板（この基板の表面
層に磁性ガーネットが存在する）の上に第１絶縁膜、コ
ンダクタパターン、眉間絶縁膜、パーマロイパターン、
保護膜を順に形成したメモリ素子である。
層に磁性ガーネットが存在する）の上に第１絶縁膜、コ
ンダクタパターン、眉間絶縁膜、パーマロイパターン、
保護膜を順に形成したメモリ素子である。
（３）従来技術と問題点
従来のバブルメモリ素子、すなわち約３ミクロン径のバ
ブルを用いた２５６にピントメモリは二酸化シリコン＜
５ｉ０２ ） １１％を用いて、また約１．９ミクロ
ン径バブルを用いた１Ｍビットメモリは、ラダータイプ
のシリコン系樹脂（ＰｔＯ５）またはイミド系樹脂（Ｐ
ＩＧ ）のような樹脂膜を用いて作られている。このた
め、２５６にでは結晶に引っ張り応力を住じ、またＩＭ
では逆に圧縮応力を生じ、いずれの場合もバブルが存在
する結晶は歪んだ状態にある。そうなると、格子定数が
伸びまたは縮み、そのことは素子の磁気特性に影響を与
える。４〜１６Ｍビットバブルメモリでは１〜１．３ミ
クロン径の微小バブルを用いるため、結晶のわずかな歪
も、磁気特性すなわち動作特性を劣化させる。このため
、従来プロセスでは４〜１６Ｍの素子は実現可能でない
。
ブルを用いた２５６にピントメモリは二酸化シリコン＜
５ｉ０２ ） １１％を用いて、また約１．９ミクロ
ン径バブルを用いた１Ｍビットメモリは、ラダータイプ
のシリコン系樹脂（ＰｔＯ５）またはイミド系樹脂（Ｐ
ＩＧ ）のような樹脂膜を用いて作られている。このた
め、２５６にでは結晶に引っ張り応力を住じ、またＩＭ
では逆に圧縮応力を生じ、いずれの場合もバブルが存在
する結晶は歪んだ状態にある。そうなると、格子定数が
伸びまたは縮み、そのことは素子の磁気特性に影響を与
える。４〜１６Ｍビットバブルメモリでは１〜１．３ミ
クロン径の微小バブルを用いるため、結晶のわずかな歪
も、磁気特性すなわち動作特性を劣化させる。このため
、従来プロセスでは４〜１６Ｍの素子は実現可能でない
。
（４）発明の目的
・ 本発明は上記従来の問題に鑑み、１〜１．３ミク
ロン径の微小バブルを用いる４〜１６Ｍビットバブルメ
モリを、熱膨張係数がガーネット基板より大きい材料と
小さい材料を併用することにより、結晶に与える歪をな
くし、微小バブルを用いる高密度容量バブルメモリの良
好な動作特性を得られるよう提供することを目的とする
。
ロン径の微小バブルを用いる４〜１６Ｍビットバブルメ
モリを、熱膨張係数がガーネット基板より大きい材料と
小さい材料を併用することにより、結晶に与える歪をな
くし、微小バブルを用いる高密度容量バブルメモリの良
好な動作特性を得られるよう提供することを目的とする
。
（５）発明の構成
そしてこの目的は本発明によれば、バブルメモリ素子の
第１絶縁膜、眉間絶縁膜および保護膜をガーネット結晶
の熱膨張係数（９，５Ｘ １０−６ ／℃）より大きい
熱膨張係数をもつ耐熱性樹脂と、熱膨張係数の小さい材
料を積層することにより形成し、ガーネット基板の結晶
を歪ませない構成としたことを特徴とするバブルメモリ
素子をを提供することによって達成され、かかるバブル
メモリ素子において、前記第１絶縁膜、眉間絶縁膜およ
び保護膜ば、ＰｕＯ２もしくば５ｉ０２を単独でまたは
積層にして形成し、ＰｔＯ２の合計の膜厚を前記３つの
膜の膜厚の総和の１／３〜２／３に構成したものとし、
またＰｕＯ２と５ｉ０２の積層で前記保護膜を形成し、
ＰｔＯ２の膜厚を保護膜膜厚の１／３〜２／３に構成し
たものとしてもよい。
第１絶縁膜、眉間絶縁膜および保護膜をガーネット結晶
の熱膨張係数（９，５Ｘ １０−６ ／℃）より大きい
熱膨張係数をもつ耐熱性樹脂と、熱膨張係数の小さい材
料を積層することにより形成し、ガーネット基板の結晶
を歪ませない構成としたことを特徴とするバブルメモリ
素子をを提供することによって達成され、かかるバブル
メモリ素子において、前記第１絶縁膜、眉間絶縁膜およ
び保護膜ば、ＰｕＯ２もしくば５ｉ０２を単独でまたは
積層にして形成し、ＰｔＯ２の合計の膜厚を前記３つの
膜の膜厚の総和の１／３〜２／３に構成したものとし、
またＰｕＯ２と５ｉ０２の積層で前記保護膜を形成し、
ＰｔＯ２の膜厚を保護膜膜厚の１／３〜２／３に構成し
たものとしてもよい。
（６）発明の実施例
以下本発明実施例を図面によって説明する。
本願の発明者は、ガーネットより熱膨張係数の小さい材
料が結晶基板に引っ張り応力を、熱膨張係数の大きい材
料が圧縮応力を与え、更に応力の大きさがそれぞれの材
料の膜厚に比例することから、両材料をそれぞれ適当な
膜厚にして併用して結晶を歪ませないようにすれば従来
技術の問題が解決されうろことを考え出した。
料が結晶基板に引っ張り応力を、熱膨張係数の大きい材
料が圧縮応力を与え、更に応力の大きさがそれぞれの材
料の膜厚に比例することから、両材料をそれぞれ適当な
膜厚にして併用して結晶を歪ませないようにすれば従来
技術の問題が解決されうろことを考え出した。
先ず、バブルメモリでよく用いられる材料について、熱
膨張係数と、生じる応力の種類を次表に示す。
膨張係数と、生じる応力の種類を次表に示す。
結晶に生じる
材料 熱膨張係数（１／”Ｃ） 応力の種類ＰＬ
Ｏ３約１３０ Ｘ １０−６ 圧縮応力ＰＩ［１
２０〜７０×１０−６〃 ガーネツト ９．５ Ｘｌ０−６ −アル
ミナ ９ Ｘ １０−６ 殆ど生じない窒
化シリコン ２．５〜３ Ｘ １０−６ 引っ張り応
力ＳｉＯ２０，３〜０．５ 、Ｘ １０−６生じた応力
によるガーネット基板の歪（反り）は第１図と第２図に
示され、これらの図において、■はガーネット基板、２
はＰｔＯ２またはＰＩＱの膜、３は窒化シリコン（Ｓｆ
３Ｎｑ ）または二酸化シリコン（５ｉＯ２）の膜を示
し、第１図は圧縮応力による歪、第２図は引っ張り応力
による歪を示す。なお前記した如く、ガーネット基板１
の表面層は磁性ガーネットである。
Ｏ３約１３０ Ｘ １０−６ 圧縮応力ＰＩ［１
２０〜７０×１０−６〃 ガーネツト ９．５ Ｘｌ０−６ −アル
ミナ ９ Ｘ １０−６ 殆ど生じない窒
化シリコン ２．５〜３ Ｘ １０−６ 引っ張り応
力ＳｉＯ２０，３〜０．５ 、Ｘ １０−６生じた応力
によるガーネット基板の歪（反り）は第１図と第２図に
示され、これらの図において、■はガーネット基板、２
はＰｔＯ２またはＰＩＱの膜、３は窒化シリコン（Ｓｆ
３Ｎｑ ）または二酸化シリコン（５ｉＯ２）の膜を示
し、第１図は圧縮応力による歪、第２図は引っ張り応力
による歪を示す。なお前記した如く、ガーネット基板１
の表面層は磁性ガーネットである。
第３図は、ＰＩ、Ｏ５を３５０°Ｃ硬化した場合、およ
び５ｉ０２を高周波電源を用いスパッタした場合（１？
Ｆスパノタンの、それぞれの膜厚と下地５２φガーネツ
ト基板の反りの大きさを示した線図で、線図の上半分の
縦軸は圧縮応力による５２φガーネ７）の反りをμｍで
、また線図の下半分の縦軸は引っ張り応力による５２φ
ガーネツトの反りをμｍで表し、横軸ば膜厚を、また線
ａとｂはそれぞれＰｔＯ２と５ｉ０２を表す。ＰｔＯ２
とＳ】０２は互いに逆向きの、はぼ同じ大きさの応力を
基板に与えているので、基板上のＰｔＯ２とＳｉＯ２が
同じ膜厚であれば、応力は相殺し合って歪は生じないこ
とが理解される。
び５ｉ０２を高周波電源を用いスパッタした場合（１？
Ｆスパノタンの、それぞれの膜厚と下地５２φガーネツ
ト基板の反りの大きさを示した線図で、線図の上半分の
縦軸は圧縮応力による５２φガーネ７）の反りをμｍで
、また線図の下半分の縦軸は引っ張り応力による５２φ
ガーネツトの反りをμｍで表し、横軸ば膜厚を、また線
ａとｂはそれぞれＰｔＯ２と５ｉ０２を表す。ＰｔＯ２
とＳ】０２は互いに逆向きの、はぼ同じ大きさの応力を
基板に与えているので、基板上のＰｔＯ２とＳｉＯ２が
同じ膜厚であれば、応力は相殺し合って歪は生じないこ
とが理解される。
応力の大きさは膜の形成条件に依存している。すなわち
、ＰｔＯ２では硬化（キュアー）温度、ＲＦスパッタで
はパワー、Ａｒガス圧、スパッタ装置の真空度等により
応力の大きさが変化する。しかし、条件を選ぶことによ
り第３図に示す如く応力を同じ大きさにするように膜を
形成できるし、また応力の大きさが異なっていてもＰＬ
ＯＳと５ｉ０２の膜厚比を変えることにより、基板に歪
を与えなくすることは可能である。
、ＰｔＯ２では硬化（キュアー）温度、ＲＦスパッタで
はパワー、Ａｒガス圧、スパッタ装置の真空度等により
応力の大きさが変化する。しかし、条件を選ぶことによ
り第３図に示す如く応力を同じ大きさにするように膜を
形成できるし、また応力の大きさが異なっていてもＰＬ
ＯＳと５ｉ０２の膜厚比を変えることにより、基板に歪
を与えなくすることは可能である。
第４図には本発明の実施例のバブルメモリチップが断面
図で示される。この中の第１絶縁膜１２、層間絶縁膜１
４および保護膜１６に、圧縮応力を与える材料（ＰＬＯ
Ｓ、 ＰＩＱ ）と引っ張り応力を与える材料（ＳｉＪ
ｑ ＋ ５ｉＯ２）を併用して結晶を歪ませないこと
が可能である。このうち層間絶縁膜には、コンダクタ段
差の平坦化のためにＰＬＯＳまたはＰＩＱを用いるので
、第１絶縁膜、保護膜には５ｉＪｕ ＋５ｔ０２等の占
める割合も多くする必要がある。
図で示される。この中の第１絶縁膜１２、層間絶縁膜１
４および保護膜１６に、圧縮応力を与える材料（ＰＬＯ
Ｓ、 ＰＩＱ ）と引っ張り応力を与える材料（ＳｉＪ
ｑ ＋ ５ｉＯ２）を併用して結晶を歪ませないこと
が可能である。このうち層間絶縁膜には、コンダクタ段
差の平坦化のためにＰＬＯＳまたはＰＩＱを用いるので
、第１絶縁膜、保護膜には５ｉＪｕ ＋５ｔ０２等の占
める割合も多くする必要がある。
第３図に示す応力をもつＰＬＯＳと５ｉ０２を併用する
場合、第１絶縁膜をＰＬＯＳ ５００人、 ５ｉ０２
５００人の合計１０００人、眉間絶縁膜をＰＬＯＳ
１５００人。
場合、第１絶縁膜をＰＬＯＳ ５００人、 ５ｉ０２
５００人の合計１０００人、眉間絶縁膜をＰＬＯＳ
１５００人。
５ｉ０２１５００人の合計３０００人１保護膜をＰＬＯ
Ｓ５０００人。
Ｓ５０００人。
５ｉ０２５０００人の合計１０．０００人と、各層をＰ
ＬＯＳと５ｉ０２の同膜厚積屓にすることにより、結晶
に歪を与えなくすることができる。また、第１絶縁膜を
５ｉ０２１０００人、眉間絶縁膜をＰｉ、０３３０００
人とじた場合、保護膜をＰＬＯ３４０００人、 ５ｉ
０２６０００人の積層にすることにより歪をなくするこ
とができる。
ＬＯＳと５ｉ０２の同膜厚積屓にすることにより、結晶
に歪を与えなくすることができる。また、第１絶縁膜を
５ｉ０２１０００人、眉間絶縁膜をＰｉ、０３３０００
人とじた場合、保護膜をＰＬＯ３４０００人、 ５ｉ
０２６０００人の積層にすることにより歪をなくするこ
とができる。
保菌−膜は膜厚が約１μｍと厚く、このため結晶に生じ
る歪は、大部分は保護膜により決っている。保護膜をＰ
ＬＯＳと５ｉ０２の積層で形成し、互いに応力を相殺す
れば、結晶はほとんど歪まなくなる。ＰＬＯＳと５ｉ０
２による応力の大きさは、膜形成条件を変えても、他の
応力の２倍以上にはならないから、保護膜中のＰＬＯＳ
の膜厚が保護膜の膜厚の１／３〜２／３の範囲内で、応
力を生じなくさせることができる。第３図の場合ならば
、ＰＬＯ５５０００人、 ５ｉ０２５０００人でよい
。
る歪は、大部分は保護膜により決っている。保護膜をＰ
ＬＯＳと５ｉ０２の積層で形成し、互いに応力を相殺す
れば、結晶はほとんど歪まなくなる。ＰＬＯＳと５ｉ０
２による応力の大きさは、膜形成条件を変えても、他の
応力の２倍以上にはならないから、保護膜中のＰＬＯＳ
の膜厚が保護膜の膜厚の１／３〜２／３の範囲内で、応
力を生じなくさせることができる。第３図の場合ならば
、ＰＬＯ５５０００人、 ５ｉ０２５０００人でよい
。
第４図に示すバブルメモリチップは、ガーネット結晶基
板１１の上に、スパッタで５ｉ０２Ｐ４Ｎ２を１０００
人の膜厚に成長し、次いでアルミニウム（Ａｌ１）を全
面に蒸着してＡ１層を形成し、それを公知の技術でバタ
ーニングしてコンダクタ１３を形成し、次いで眉間絶縁
膜は、ＰＬＯＳをスピンコードで塗布し、３５０℃でキ
ュアー（硬化）して３０００人の膜厚に形成し、次いで
パーマロイパターン１５ヲコンダクタの場合と同様に蒸
着、バターニングして形成し、最後にＰＬＯＳを４００
０人、 ５ｉ０２を６０００人の積層にして１μｍの
膜厚の保護膜１６を形成することによって作られる。
板１１の上に、スパッタで５ｉ０２Ｐ４Ｎ２を１０００
人の膜厚に成長し、次いでアルミニウム（Ａｌ１）を全
面に蒸着してＡ１層を形成し、それを公知の技術でバタ
ーニングしてコンダクタ１３を形成し、次いで眉間絶縁
膜は、ＰＬＯＳをスピンコードで塗布し、３５０℃でキ
ュアー（硬化）して３０００人の膜厚に形成し、次いで
パーマロイパターン１５ヲコンダクタの場合と同様に蒸
着、バターニングして形成し、最後にＰＬＯＳを４００
０人、 ５ｉ０２を６０００人の積層にして１μｍの
膜厚の保護膜１６を形成することによって作られる。
（７）発明の効果
以上詳細に説明した如く、本発明のバブルメモリ素子は
、結晶に歪を生じなくさせることができるので、特に微
小バブルを用いるデバイスの動作特性を良くする効果が
ある。
、結晶に歪を生じなくさせることができるので、特に微
小バブルを用いるデバイスの動作特性を良くする効果が
ある。
第１図ばＰＬＯＳ、 ＰＩＱによるガーネット基板の反
り方を示す断面図、第２図は５ｉ３ｔｌＬ＋ ＋ ５
ｉ０２によるガーネット基板の反り方を示す断面図、第
３図はＰＬＯ５Ｈ５ｉ０２膜厚とガーネット基板の反り
方向、大きさの関係を示す線図、第４図は本発明の実施
例であるバブルメモリチップの断面図である。 １１−ガーネット結晶基板、１２−第１絶縁膜、１３−
コンダクタ、１４一層間絶縁膜、１５−パーマロイパタ
ーン、 １６−保護膜
り方を示す断面図、第２図は５ｉ３ｔｌＬ＋ ＋ ５
ｉ０２によるガーネット基板の反り方を示す断面図、第
３図はＰＬＯ５Ｈ５ｉ０２膜厚とガーネット基板の反り
方向、大きさの関係を示す線図、第４図は本発明の実施
例であるバブルメモリチップの断面図である。 １１−ガーネット結晶基板、１２−第１絶縁膜、１３−
コンダクタ、１４一層間絶縁膜、１５−パーマロイパタ
ーン、 １６−保護膜
Claims (3)
- （１）バブルメモリ素子の第１絶縁膜、眉間絶縁膜およ
び保護膜をガーネット結晶の熱膨張係数（９，５Ｘ １
０−６／”Ｃ）より大きい熱膨張係数をもつ耐熱性樹脂
と、熱膨張係数の小さい材料を積層することにより形成
し、ガーネット基板の結晶を歪ませない構成としたこと
を特徴とするバブルメモリ素子。 - （２）前記第１絶縁膜、眉間絶縁膜および保護膜は、シ
リコン系樹脂（ＰｔＯ５）もしくは二酸化シリコン（５
ｉ０２）を単独でまたは積層にして形成し、前記ＰＬＯ
５の合計の膜厚を前記３つの膜の膜厚の総和の１／３〜
２／３に構成したことを特徴とする特許請求の範囲第１
項記載のバブルメモリ素子。 - （３）前記ＰＬＯ３と５ｉＯｚの積層で前記保護膜を形
成し、ＰｔＯ２の膜厚を保護膜膜厚の１／３〜２／３に
構成したことを特徴とする特許請求の範囲第１項記載の
バブルメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228699A JPS59121682A (ja) | 1982-12-28 | 1982-12-28 | バブルメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228699A JPS59121682A (ja) | 1982-12-28 | 1982-12-28 | バブルメモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121682A true JPS59121682A (ja) | 1984-07-13 |
| JPS6245629B2 JPS6245629B2 (ja) | 1987-09-28 |
Family
ID=16880409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228699A Granted JPS59121682A (ja) | 1982-12-28 | 1982-12-28 | バブルメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121682A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6923372B2 (en) | 2000-11-27 | 2005-08-02 | Kabushiki Kaisha Sankyo Seiko | Card gate mechanism in card reader |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0539399Y2 (ja) * | 1987-12-15 | 1993-10-06 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755585A (en) * | 1980-09-20 | 1982-04-02 | Fujitsu Ltd | Reproduction of magnetic bubble memory element |
| JPS5773922A (en) * | 1980-10-25 | 1982-05-08 | Fujitsu Ltd | Preparation of magnetic bubble memory element |
-
1982
- 1982-12-28 JP JP57228699A patent/JPS59121682A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755585A (en) * | 1980-09-20 | 1982-04-02 | Fujitsu Ltd | Reproduction of magnetic bubble memory element |
| JPS5773922A (en) * | 1980-10-25 | 1982-05-08 | Fujitsu Ltd | Preparation of magnetic bubble memory element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6923372B2 (en) | 2000-11-27 | 2005-08-02 | Kabushiki Kaisha Sankyo Seiko | Card gate mechanism in card reader |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245629B2 (ja) | 1987-09-28 |
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