JPS59115619A - 論理回路装置 - Google Patents
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- JPS59115619A JPS59115619A JP22545182A JP22545182A JPS59115619A JP S59115619 A JPS59115619 A JP S59115619A JP 22545182 A JP22545182 A JP 22545182A JP 22545182 A JP22545182 A JP 22545182A JP S59115619 A JPS59115619 A JP S59115619A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は消費電力を削減した高速な論理回路装置に関
するものである。
するものである。
４社、４速論理回路装置ｄとしてエミッタ結合論理回路
装置ｔ（ＥＣＬ）が広く用いられている。第１図は従来
のエミッタ結合論理回路装置を示す等価回路図である。
装置ｔ（ＥＣＬ）が広く用いられている。第１図は従来
のエミッタ結合論理回路装置を示す等価回路図である。
この図において％Ｑｌ、Ｑ２およびＱ３はベースを信号
人力付加用端子１１．Ｉｚおよび１３とする入力トラン
ジスタ％ Ｑ４はベースに基ｒｓｉｔ圧ＶＢＢが接続さ
れたレファレンストランジスタであり、入力トランジス
タＱｌ 、 Ｑ２ 、見３及ヒレファレンストランジス
タＱ４の各エミッタが共通に接続され定′４流源を構成
するための抵抗に３を介してエミッタ側鑵源嵯圧ＶＥＥ
に接続されるとともに１人力トランジスタＱｌ＃Ｑ２．
Ｑ３の各コレクタが共通に接続され負荷抵抗艮１を介し
てコレクタ側ｔｉｔｍｉ圧ｖＣＣに接続され・レファレ
ンストランジスタＱ４のコレクタは負荷抵抗に２を介し
てコレクタ側’１ｉｌｔ ｔｌｉＡ １１圧ＶＣＣに接
続される。
人力付加用端子１１．Ｉｚおよび１３とする入力トラン
ジスタ％ Ｑ４はベースに基ｒｓｉｔ圧ＶＢＢが接続さ
れたレファレンストランジスタであり、入力トランジス
タＱｌ 、 Ｑ２ 、見３及ヒレファレンストランジス
タＱ４の各エミッタが共通に接続され定′４流源を構成
するための抵抗に３を介してエミッタ側鑵源嵯圧ＶＥＥ
に接続されるとともに１人力トランジスタＱｌ＃Ｑ２．
Ｑ３の各コレクタが共通に接続され負荷抵抗艮１を介し
てコレクタ側ｔｉｔｍｉ圧ｖＣＣに接続され・レファレ
ンストランジスタＱ４のコレクタは負荷抵抗に２を介し
てコレクタ側’１ｉｌｔ ｔｌｉＡ １１圧ＶＣＣに接
続される。
Ｑ５はコレクタ、ベースおよびエミッタがそれぞれコレ
クタ側（媚屯圧ＶＣＣ，入力トランジスタＱｌ。
クタ側（媚屯圧ＶＣＣ，入力トランジスタＱｌ。
Ｑ２ 、 Ｑ３のコレクタと負荷抵抗ｉＬ１ との接続
点。
点。
およびエミッタフォロア抵抗λＥＦに接続され、エミッ
タを信号出力端子０１とする出力用のエミッタフォロア
トランジスタである。なお通常、第１の屯源としてのコ
レクタ側准θ京鴫圧ＶＣＣは接地″一位であり、丁ミッ
タフォロア抵抗ＮＥＦの終端電圧であるエミッタ側醋諒
磁圧ＶＥＥ（第２の屯源）は負電位であり、出力端子０
１は入力端子Ｉｔ 、 １２およびｔ３Ｉこ対してＮ０
ＩＬ出力となる。また第１図において・出力端子Ｏ１に
接続される次段の論理回路装置ｄの入力′ｇはおよび配
線の答φ等は、これらをまとめて負荷’Ａ ａｋ ＣＬ
で表わしている０次に上記の構成による論理回路装置の
動作について説明する。
タを信号出力端子０１とする出力用のエミッタフォロア
トランジスタである。なお通常、第１の屯源としてのコ
レクタ側准θ京鴫圧ＶＣＣは接地″一位であり、丁ミッ
タフォロア抵抗ＮＥＦの終端電圧であるエミッタ側醋諒
磁圧ＶＥＥ（第２の屯源）は負電位であり、出力端子０
１は入力端子Ｉｔ 、 １２およびｔ３Ｉこ対してＮ０
ＩＬ出力となる。また第１図において・出力端子Ｏ１に
接続される次段の論理回路装置ｄの入力′ｇはおよび配
線の答φ等は、これらをまとめて負荷’Ａ ａｋ ＣＬ
で表わしている０次に上記の構成による論理回路装置の
動作について説明する。
まず、入力トランジスタＱｌ 、Ｑ２ 、Ｑ３のベース
に印加される人力゛一位ＶＩＮがすべて基準゛電位ＶＢ
Ｂより低い低論理レベルＶＬのときには、人力トランジ
スタＱｌ 、Ｑ２ 、Ｑ３が非導通状態となり、レファ
レンストランジスタ見４が導通状態になる。このため入
力トランジスタＱ１．Ｑ２．Ｑ３のコレクタの一位はほ
ぼＶＣＣ電位になり−レファレンストランジスタＱ４の
コレクタ電位は負荷抵抗艮２での磁圧降下分だけｖ ｃ
ｃ 電位から低下する。
に印加される人力゛一位ＶＩＮがすべて基準゛電位ＶＢ
Ｂより低い低論理レベルＶＬのときには、人力トランジ
スタＱｌ 、Ｑ２ 、Ｑ３が非導通状態となり、レファ
レンストランジスタ見４が導通状態になる。このため入
力トランジスタＱ１．Ｑ２．Ｑ３のコレクタの一位はほ
ぼＶＣＣ電位になり−レファレンストランジスタＱ４の
コレクタ電位は負荷抵抗艮２での磁圧降下分だけｖ ｃ
ｃ 電位から低下する。
このとき負荷容酸ＣＬはエミッタフォロアトランジスタ
Ｑ５によって充゛畦され出力端子０１は高論理レベルｖ
Ｈとなる。
Ｑ５によって充゛畦され出力端子０１は高論理レベルｖ
Ｈとなる。
次に１人力トランジスタＱ１１Ｑ２．Ｑ３ のベース
番こ印１１０される人力′一位ＶＩＮのうち少くとも１
個が基Ｌ＄電位ＶＢＢよりも高い高論理レベルｖＨにな
ると、出力端子０１は低論理レベルＶＬになる。
番こ印１１０される人力′一位ＶＩＮのうち少くとも１
個が基Ｌ＄電位ＶＢＢよりも高い高論理レベルｖＨにな
ると、出力端子０１は低論理レベルＶＬになる。
このとき負荷縛着ＣＬに蓄積された電荷は、エミッタフ
ォロア抵抗ＲＥＦを通して放准される。このように複数
個の人力１１．１２．１３に対して出力端子０１はＮＯ
Ｒ出力となる。なお通常、基準電位ＶＢＢは高論理レベ
ルＶＨと低論理レベルＶＬの中点のレベルになるよう設
定される。
ォロア抵抗ＲＥＦを通して放准される。このように複数
個の人力１１．１２．１３に対して出力端子０１はＮＯ
Ｒ出力となる。なお通常、基準電位ＶＢＢは高論理レベ
ルＶＨと低論理レベルＶＬの中点のレベルになるよう設
定される。
従来型のＥＣＬ回路装置では、出力信号の立上り時間よ
りも立下り時間の方が大きく・ファンアウト数や配線長
の増加等により負荷容置ＣＬが大きくなるにつれて立下
り時間がさら−こ大きくなり、遅延時間が増大するとい
う火点があった。さらＧこ、エミッタフォロアトランジ
スタとエミッタフォロア抵抗によって構成されるエミッ
タフォロア段番こは、出力レベルの茜低にかかわらず゛
電流が流れるため、回路電流が大きくなってしまうとい
う欠点があった。
りも立下り時間の方が大きく・ファンアウト数や配線長
の増加等により負荷容置ＣＬが大きくなるにつれて立下
り時間がさら−こ大きくなり、遅延時間が増大するとい
う火点があった。さらＧこ、エミッタフォロアトランジ
スタとエミッタフォロア抵抗によって構成されるエミッ
タフォロア段番こは、出力レベルの茜低にかかわらず゛
電流が流れるため、回路電流が大きくなってしまうとい
う欠点があった。
本発明は上記のような従来のものの火点を除去するため
になされたもので、エミッタフォロア抵抗を収り除き、
エミッタロアトランジスタに新たニトランシスタを接続
し、該トランジスタのベースを人力トランジスタおよび
レファレンストランジスタの結合されたエミッタに接読
して、基準電位と人力′（位の大小によりエミッタフォ
ロアトランジスタを流れる屯流嫌を１ｆｌｌａすること
によって、遅延時間を改脅しあわせて消費慰労の削減を
図った論理回路装置を提供することを目的としている。
になされたもので、エミッタフォロア抵抗を収り除き、
エミッタロアトランジスタに新たニトランシスタを接続
し、該トランジスタのベースを人力トランジスタおよび
レファレンストランジスタの結合されたエミッタに接読
して、基準電位と人力′（位の大小によりエミッタフォ
ロアトランジスタを流れる屯流嫌を１ｆｌｌａすること
によって、遅延時間を改脅しあわせて消費慰労の削減を
図った論理回路装置を提供することを目的としている。
第２図はこの発明に係る論理回路装置の一実施例を示す
回路図であり亀特に３人力構成のＮＯＲ出力を有する論
理回路装置を示す。同図において、Ｑｌ 、Ｑ２および
Ｑ３はベースを入力端子１１，１２．１３に接続された
入力トランジスタ、 Ｑ４ はベースが基準電位ＶＢ
Ｈに接続されたレファレンストランジスタ、Ｒ１は入力
トランジスタＱｌ 、Ｑ２ 。
回路図であり亀特に３人力構成のＮＯＲ出力を有する論
理回路装置を示す。同図において、Ｑｌ 、Ｑ２および
Ｑ３はベースを入力端子１１，１２．１３に接続された
入力トランジスタ、 Ｑ４ はベースが基準電位ＶＢ
Ｈに接続されたレファレンストランジスタ、Ｒ１は入力
トランジスタＱｌ 、Ｑ２ 。
Ｑ３のコレクタに共通に接続された負荷抵抗、ｙＬ２は
レファレンストランジスタＱ４のコレクタに接続された
負荷抵抗ｂＲ３は入力トランジスタＱ１、Ｑ２ＩＱ３お
よびレファレンストランジスタＱ４の各丁ミッタが共通
に接続された定嘔流を供給するための抵抗、Ｑ５はベー
スが入力トランジスタＱｌ、Ｑ２ 、Ｑ３のコレクタに
接続された出力用のエミッタフォロアトランジスタであ
り、エミッタがＮＯＲ出力端子０１に接続されている。
レファレンストランジスタＱ４のコレクタに接続された
負荷抵抗ｂＲ３は入力トランジスタＱ１、Ｑ２ＩＱ３お
よびレファレンストランジスタＱ４の各丁ミッタが共通
に接続された定嘔流を供給するための抵抗、Ｑ５はベー
スが入力トランジスタＱｌ、Ｑ２ 、Ｑ３のコレクタに
接続された出力用のエミッタフォロアトランジスタであ
り、エミッタがＮＯＲ出力端子０１に接続されている。
Ｑ６と艮４は、エミッタフォロア抵抗を取り除いて新た
に設けたトランジスタと抵抗であり、トランジスタＱ６
のコレクタはエミッタフォロアトランジスタＱ５のエミ
ッタと共にＳ Ｏλ出力端子０１に接続され、ベースは
人力トランジスタＱ１．Ｑ２ 、Ｑ３セよびレファレン
ストランジスタＱ４の各エミッタと抵抗λ３との接続点
１に接続され、エミッタは抵抗に４に接、洸され、抵抗
艮４の他端はエミッタ側＠源ＶＥＥに１要続されている
。
に設けたトランジスタと抵抗であり、トランジスタＱ６
のコレクタはエミッタフォロアトランジスタＱ５のエミ
ッタと共にＳ Ｏλ出力端子０１に接続され、ベースは
人力トランジスタＱ１．Ｑ２ 、Ｑ３セよびレファレン
ストランジスタＱ４の各エミッタと抵抗λ３との接続点
１に接続され、エミッタは抵抗に４に接、洸され、抵抗
艮４の他端はエミッタ側＠源ＶＥＥに１要続されている
。
次にこのようＣと構成された論理回路装置の動作番こつ
いて説明する。
いて説明する。
ます、入力端子１１，１２．１３に印加される入力電位
ＶＩＮがすべて基準４位ＶＢＢより低い低論理レベルＶ
Ｌ のときには、入力トランジスタ見１゜Ｑ２ 、Ｑ３
が非碑通代、嘘となり、レファレンストランジスタＱ４
が導通状態になる。このため入力トランジスタＱｌ、
Ｑ２．Ｑ３のコレクタ磁位はほぼＶ ｃ ｃ ４位番ど
なり、レファレンストランジスタＱ４のコレクター位は
負イ酊抵抗技２での゛電圧降下分だけｖ（（４位から低
下する。従ってエミッタフォロアトランジスタＱ５のベ
ース′市位に従いＮＯＲ出力端子０１ は、ｌｉ６論理
レベしｖＨとなる。またこのとき１人力トランジスタＱ
ｌ、Ｑ２．Ｑ３およびレファレンストランジスタＱ４の
各エミッタが共通に接続された点１の磁位は承部、痘位
ＶＢＢからレファレンストランジスタＱ４のベースエミ
ッタｌ順方向゛屯圧ＶＢＥだけ低下した磁位ＶＢＢ−ｖ
ＢＥとなる。
ＶＩＮがすべて基準４位ＶＢＢより低い低論理レベルＶ
Ｌ のときには、入力トランジスタ見１゜Ｑ２ 、Ｑ３
が非碑通代、嘘となり、レファレンストランジスタＱ４
が導通状態になる。このため入力トランジスタＱｌ、
Ｑ２．Ｑ３のコレクタ磁位はほぼＶ ｃ ｃ ４位番ど
なり、レファレンストランジスタＱ４のコレクター位は
負イ酊抵抗技２での゛電圧降下分だけｖ（（４位から低
下する。従ってエミッタフォロアトランジスタＱ５のベ
ース′市位に従いＮＯＲ出力端子０１ は、ｌｉ６論理
レベしｖＨとなる。またこのとき１人力トランジスタＱ
ｌ、Ｑ２．Ｑ３およびレファレンストランジスタＱ４の
各エミッタが共通に接続された点１の磁位は承部、痘位
ＶＢＢからレファレンストランジスタＱ４のベースエミ
ッタｌ順方向゛屯圧ＶＢＥだけ低下した磁位ＶＢＢ−ｖ
ＢＥとなる。
一方、入力端子１１．１２．１３のうち少なくとも１１
ｔｌｉｌの入力端子にｌ：０ ／Ｊ［］される入力踵磁
位ＩＮが基＄磁位ＶＢＢよりも高い高論理レベルｖＨに
なると・ｖＨが印加された入力トランジスタが導通状態
となり、レファレンストランジスタＱ４が非導通状態に
なる。このため入力トランジスタＱｌ 、 Ｑ２ 。
ｔｌｉｌの入力端子にｌ：０ ／Ｊ［］される入力踵磁
位ＩＮが基＄磁位ＶＢＢよりも高い高論理レベルｖＨに
なると・ｖＨが印加された入力トランジスタが導通状態
となり、レファレンストランジスタＱ４が非導通状態に
なる。このため入力トランジスタＱｌ 、 Ｑ２ 。
Ｑ３のコレクタは位は負荷抵抗Ｒ１での電圧降下分だｖ
′ｆｖｃｃｎｔ位から低下し、レファレンストランジス
タＱ４のコレクタ電位はほぼｖＣＣ電位になる。
′ｆｖｃｃｎｔ位から低下し、レファレンストランジス
タＱ４のコレクタ電位はほぼｖＣＣ電位になる。
従って、エミッタフォロアトランジスタＱ５のベース市
位番こ従いＮＬＪλ出力端子０１は低論理レベｖ Ｖ
Ｌとなる。またこのとき、人力トランジスタＱ１．Ｑ２
、Ｑ３およびレファレンストランジスタＱ４の各エミ
ッタが共通に接続さイまた点１の電位は、高論理レベル
ｖＨから入力トランジスタのベースエミッタ間順方向幅
圧ＶＢＥだけ低下した電位・すなわちＶＨ−ＶＢＥとな
る。
位番こ従いＮＬＪλ出力端子０１は低論理レベｖ Ｖ
Ｌとなる。またこのとき、人力トランジスタＱ１．Ｑ２
、Ｑ３およびレファレンストランジスタＱ４の各エミ
ッタが共通に接続さイまた点１の電位は、高論理レベル
ｖＨから入力トランジスタのベースエミッタ間順方向幅
圧ＶＢＥだけ低下した電位・すなわちＶＨ−ＶＢＥとな
る。
上記のように入力トランジスタＱｌ、Ｑ２ 、Ｑ３およ
びレファレンストランジスタＱ４の各エミッタか共通に
接、―された点１の電位隻すなわちエミッタフォロアト
ランジスタＱ５ ｉこ接続されたトランジスタＱ６のベ
ース磁位は、入力舗理レベルの変化と同相で相対的に高
低の変化をする。そこで、トランジスタＱ６のエミッタ
番こ伴１売された抵抗に４の抵抗値を一切に設定するこ
と番こよって、入力電位ＶＩＮが高論理レベルｖＨのと
きはトランジスタＱ６を完全な導通状態に、低論理レベ
／Ｌ／ｖＬのときは非導通伏態捷たはそれに近い状態に
することができる。その結果以下のような効果が期待で
きる。
びレファレンストランジスタＱ４の各エミッタか共通に
接、―された点１の電位隻すなわちエミッタフォロアト
ランジスタＱ５ ｉこ接続されたトランジスタＱ６のベ
ース磁位は、入力舗理レベルの変化と同相で相対的に高
低の変化をする。そこで、トランジスタＱ６のエミッタ
番こ伴１売された抵抗に４の抵抗値を一切に設定するこ
と番こよって、入力電位ＶＩＮが高論理レベルｖＨのと
きはトランジスタＱ６を完全な導通状態に、低論理レベ
／Ｌ／ｖＬのときは非導通伏態捷たはそれに近い状態に
することができる。その結果以下のような効果が期待で
きる。
即ち・入力磁位ＶＩＮが高論理レベＩしｖＨから低謎理
レベルｖＬへ遷移する場合には、入力トランジスタが非
導通状態ｃこなるためトランジスタＱ６は非導通状態に
近い噌犬聾となり、エミッタフォロアトランジスタＱ５
から供給される電流は、その多くが出力端子Ｏ１に付加
されている負荷谷ｄｃＬ１こ流れ込み、その結果ＮＯに
出力立上り時の遅延時間が改善される。
レベルｖＬへ遷移する場合には、入力トランジスタが非
導通状態ｃこなるためトランジスタＱ６は非導通状態に
近い噌犬聾となり、エミッタフォロアトランジスタＱ５
から供給される電流は、その多くが出力端子Ｏ１に付加
されている負荷谷ｄｃＬ１こ流れ込み、その結果ＮＯに
出力立上り時の遅延時間が改善される。
また、入力電位が低論理レベルｖＬから高論理レベルｖ
Ｈへ遷移する場合には、入力トランジスタが導通状態に
なるとともにエミッタフォロアトランジスタＱ５に接続
されたトランジスタＱ６が完全な導通状態になる。その
結果、出力端子ｏ１に付加された負荷容着ＣＡＬに蓄潰
されている重荷がトランジスタＱ６を通して直接引き抜
かれるために、ＮＯＲ出力立下り時の遅延時間が改善さ
れる。負荷容ｄｃｔ、が大きいほど上記の改善効果は大
きくなるものである。
Ｈへ遷移する場合には、入力トランジスタが導通状態に
なるとともにエミッタフォロアトランジスタＱ５に接続
されたトランジスタＱ６が完全な導通状態になる。その
結果、出力端子ｏ１に付加された負荷容着ＣＡＬに蓄潰
されている重荷がトランジスタＱ６を通して直接引き抜
かれるために、ＮＯＲ出力立下り時の遅延時間が改善さ
れる。負荷容ｄｃｔ、が大きいほど上記の改善効果は大
きくなるものである。
さらに本実施例の回路構成によれば、エミッタフォロア
トランジスタＱ５のエミッタ、っまっＮＯｋ出力端子０
１が高論理レベ／Ｉ／ｖＨのときには。
トランジスタＱ５のエミッタ、っまっＮＯｋ出力端子０
１が高論理レベ／Ｉ／ｖＨのときには。
トランジスタＱ６が非導通状態に近い状態であるために
エミッタフォロア電流があまり流れず、エミッタフォロ
アトランジスタＱ５のエミッタが低論理レベルＶＬのと
きにはトランジスタＱ６が完全な導通状態にあるために
エミッタフォロア電流が流れる。従って、第１図に示し
たＥＣＬ回路装置におけるように、出力レベルの高低Ｅ
こ拘らず常時エミッタフォロア電流が流れる回路構成に
比して・回路砿流を削減することができる。
エミッタフォロア電流があまり流れず、エミッタフォロ
アトランジスタＱ５のエミッタが低論理レベルＶＬのと
きにはトランジスタＱ６が完全な導通状態にあるために
エミッタフォロア電流が流れる。従って、第１図に示し
たＥＣＬ回路装置におけるように、出力レベルの高低Ｅ
こ拘らず常時エミッタフォロア電流が流れる回路構成に
比して・回路砿流を削減することができる。
なお、上記実施例ではトランジスタＱ６のエミッタに抵
抗に４のみが接続された場合を示したが。
抗に４のみが接続された場合を示したが。
抵抗の代わりにダイオードあるいは抵抗とダイオードを
直列接続して設けてもよい。
直列接続して設けてもよい。
また、第３図に示すようｌこ入力トランジスタおよびレ
ファレンストランジスタの電ｄｉＶＥＥ１とは別番こエ
ミッタプオロア段の電＃ＶＥＥ２ヲ設ケ・ トランジス
タＱ６のエミッタに接続された抵抗に４の値とともにＶ
ＥＥ２の値を任意に設定できるような構成にすれば、ト
ランジスタＱ６を容易に完全な導通状態および非導通状
態にすることができる。
ファレンストランジスタの電ｄｉＶＥＥ１とは別番こエ
ミッタプオロア段の電＃ＶＥＥ２ヲ設ケ・ トランジス
タＱ６のエミッタに接続された抵抗に４の値とともにＶ
ＥＥ２の値を任意に設定できるような構成にすれば、ト
ランジスタＱ６を容易に完全な導通状態および非導通状
態にすることができる。
なお、定幅流を供給するための回路は抵抗以外でもよい
ことは勿論である。
ことは勿論である。
以上のように、この発明によればＥＣＬ回路装置におけ
るエミッタフォロア抵抗を取り除き、これに代えてコレ
クタがエミッタフォロアトランジスタのエミッタに、ベ
ースが人力トランジスタおヨヒレファレンストランジス
タの各エミッタが共通に接続された点に接続されたトラ
ンジスタを新たに設け、このトランジスタによって入力
論理レベルの高低に６じてエミッタフォロアトランジス
タを流れる鴫流着を制御できる構成にしたので・遅延時
間の改善を図ることができ、あわせて消鷺醸力が削減さ
れるという効果がある。
るエミッタフォロア抵抗を取り除き、これに代えてコレ
クタがエミッタフォロアトランジスタのエミッタに、ベ
ースが人力トランジスタおヨヒレファレンストランジス
タの各エミッタが共通に接続された点に接続されたトラ
ンジスタを新たに設け、このトランジスタによって入力
論理レベルの高低に６じてエミッタフォロアトランジス
タを流れる鴫流着を制御できる構成にしたので・遅延時
間の改善を図ることができ、あわせて消鷺醸力が削減さ
れるという効果がある。
第１図は従来のエミッタ結合論理回路装置を示す回路図
、第２図はこの発明に係る論理回路装置の一実施例を示
す回路図、第３図はこの発明の他の実施例を示す回路図
である。 Ｑｌ 、Ｑ２ 、Ｑ３・・・入カドランシスターＱ４・
・・レファレンストランジスタ、Ｒ１、Ｒ２・・・負荷
抵抗（第１．第２の抵抗）、Ｑ５・・・エミッタフォロ
アトランジスタ（出力用トランジスタ）、ｔＬａ−・・
定電流回路としての抵抗、Ｑ６・・・エミッタフォロア
電流曖を制御するためのトランジスタ、ｔｔ４・・・ト
ランジスタＱ６を制御するための抵抗（第３の抵抗）、
１１．１２．１３・・・入力端子、０１・・・ＮＯＲ出
力端子、Ｖ（Ｃ・・・コレクタ側電諒゛嘔圧（第１の電
源）％ＶＥＲ・・・エミッタ側確源重圧（第２の電源）
。 なお図中同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −
第１１１ 第２図 第３図 手続補正書（自発） 竹み′１庁長官殿 １ 事イ′１の表示 特願昭５７−２２５４５１号
３、補正をする者 代表者片由仁へ部 ４代理人 、−′ ５、補正の対象 明細書の発明の詳細な説明の瘤 ６、補正の内容 明細書をつぎのとおり訂正する。
、第２図はこの発明に係る論理回路装置の一実施例を示
す回路図、第３図はこの発明の他の実施例を示す回路図
である。 Ｑｌ 、Ｑ２ 、Ｑ３・・・入カドランシスターＱ４・
・・レファレンストランジスタ、Ｒ１、Ｒ２・・・負荷
抵抗（第１．第２の抵抗）、Ｑ５・・・エミッタフォロ
アトランジスタ（出力用トランジスタ）、ｔＬａ−・・
定電流回路としての抵抗、Ｑ６・・・エミッタフォロア
電流曖を制御するためのトランジスタ、ｔｔ４・・・ト
ランジスタＱ６を制御するための抵抗（第３の抵抗）、
１１．１２．１３・・・入力端子、０１・・・ＮＯＲ出
力端子、Ｖ（Ｃ・・・コレクタ側電諒゛嘔圧（第１の電
源）％ＶＥＲ・・・エミッタ側確源重圧（第２の電源）
。 なお図中同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −
第１１１ 第２図 第３図 手続補正書（自発） 竹み′１庁長官殿 １ 事イ′１の表示 特願昭５７−２２５４５１号
３、補正をする者 代表者片由仁へ部 ４代理人 、−′ ５、補正の対象 明細書の発明の詳細な説明の瘤 ６、補正の内容 明細書をつぎのとおり訂正する。
Claims (1)
- （１）ベースがそれぞれの入力信号端子に接続されコレ
クタおよびエミッタがそれぞれ共通接続された少くとも
１個の入カドランジス々と、ベースに基準ホ圧が１−ｉ
〕加されエミッタが上記入カドランジス々の共通エミッ
タと結合されたレファレンストランジスタと、上記共通
コレクタと第１の磁諒間に接続された第１の抵抗性素子
と、上記レファレンストランジスタのコレクタとＬ記第
１の電＋ＩｊＦ、 間に接続された第２の抵抗性素子と
、上記共通エミッタと第２の区諌間に接続された定市流
回路と。 ベースが一ヒ記共通コレクタにコレクタが上記＝＄１の
゛屯源にエミッタが出力端子に接続された出力用トラン
ジスタと、ベースが上記共通エミ゛ンタ醗こコレクタが
上記出力用トランジスタのエミ゛ンタ番こ接続されたト
ランジスタと、該トランジスタのエミッタと上記第２の
鴫隙間に接続された第３の抵抗性素子とを備えたことを
特畝とする論理回１Ｉ１８装喧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22545182A JPS59115619A (ja) | 1982-12-22 | 1982-12-22 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22545182A JPS59115619A (ja) | 1982-12-22 | 1982-12-22 | 論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115619A true JPS59115619A (ja) | 1984-07-04 |
| JPH0365051B2 JPH0365051B2 (ja) | 1991-10-09 |
Family
ID=16829552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22545182A Granted JPS59115619A (ja) | 1982-12-22 | 1982-12-22 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115619A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 | ||
| JPS5176958A (ja) * | 1974-12-27 | 1976-07-03 | Hitachi Ltd | Ronrikairo |
-
1982
- 1982-12-22 JP JP22545182A patent/JPS59115619A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 | ||
| JPS5176958A (ja) * | 1974-12-27 | 1976-07-03 | Hitachi Ltd | Ronrikairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365051B2 (ja) | 1991-10-09 |
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