JPH0365051B2 - - Google Patents
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- JPH0365051B2 JPH0365051B2 JP57225451A JP22545182A JPH0365051B2 JP H0365051 B2 JPH0365051 B2 JP H0365051B2 JP 57225451 A JP57225451 A JP 57225451A JP 22545182 A JP22545182 A JP 22545182A JP H0365051 B2 JPH0365051 B2 JP H0365051B2
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は消費電力を削減した高速な論理回路
装置に関するものである。
装置に関するものである。
現在、高速論理回路装置としてエミツタ結合論
理回路装置（ECL）が広く用いられている。第
１図は従来のエミツタ結合論理回路装置を示す等
価回路図である。この図において、Q1，Q2およ
びQ3はベースを信号入力付加用端子I1，I2および
I3とする入力トランジスタ、Q4はベースに基準電
圧ＶBBが接続されたレフアレンストランジスタ
であり、入力トランジスタQ1，Q2，Q3及びレフ
アレンストランジスタQ4の各エミツタが共通に
接続され定電流源を構成するための抵抗R3を介
してエミツタ側電源電圧VEEに接続されるととも
に、入力トランジスタQ1，Q2，Q3の各コレクタ
が共通に接続され負荷抵抗R1を介してコレクタ
側電源電圧VCCに接続され、レフアレンストラン
ジスタQ4のコレクタは負荷抵抗R2を介してコレ
クタ側電源電圧VCCに接続される。Q5はコレク
タ、ベースおよびエミツタがそれぞれコレクタ側
電源電圧VCC、入力トランジスタQ1，Q2，Q3のコ
レクタと負荷抵抗R1との接続点、およびエミツ
タフオロア抵抗REFに接続され、エミツタを信号
出力端子O1とする出力用のエミツタフオロアト
ランジスタである。なお通常、第１の電源として
のコレクタ側電源電圧VCCは接地電位であり、エ
ミツタフオロア抵抗REFの終端電圧であるエミツ
タ側電源電圧VEE（第２の電源）は負電位であり、
出力端子O1は入力端子I1，I2およびI3に対して
NOR出力となる。また第１図において、出力端
子O1に接続される次段の論理回路装置の入力容
量および配線の容量等は、これらをまとめて負荷
容量CLで表わしている。
理回路装置（ECL）が広く用いられている。第
１図は従来のエミツタ結合論理回路装置を示す等
価回路図である。この図において、Q1，Q2およ
びQ3はベースを信号入力付加用端子I1，I2および
I3とする入力トランジスタ、Q4はベースに基準電
圧ＶBBが接続されたレフアレンストランジスタ
であり、入力トランジスタQ1，Q2，Q3及びレフ
アレンストランジスタQ4の各エミツタが共通に
接続され定電流源を構成するための抵抗R3を介
してエミツタ側電源電圧VEEに接続されるととも
に、入力トランジスタQ1，Q2，Q3の各コレクタ
が共通に接続され負荷抵抗R1を介してコレクタ
側電源電圧VCCに接続され、レフアレンストラン
ジスタQ4のコレクタは負荷抵抗R2を介してコレ
クタ側電源電圧VCCに接続される。Q5はコレク
タ、ベースおよびエミツタがそれぞれコレクタ側
電源電圧VCC、入力トランジスタQ1，Q2，Q3のコ
レクタと負荷抵抗R1との接続点、およびエミツ
タフオロア抵抗REFに接続され、エミツタを信号
出力端子O1とする出力用のエミツタフオロアト
ランジスタである。なお通常、第１の電源として
のコレクタ側電源電圧VCCは接地電位であり、エ
ミツタフオロア抵抗REFの終端電圧であるエミツ
タ側電源電圧VEE（第２の電源）は負電位であり、
出力端子O1は入力端子I1，I2およびI3に対して
NOR出力となる。また第１図において、出力端
子O1に接続される次段の論理回路装置の入力容
量および配線の容量等は、これらをまとめて負荷
容量CLで表わしている。
次に上記の構成による論理回路装置の動作につ
いて説明する。
いて説明する。
まず、入力トランジスタQ1，Q2，Q3のベース
に印加される入力電位VINがすべて基準電位VBB
より低い低論理レベルＶＬのときには、入力トラ
ンジスタQ1，Q2，Q3が非導通状態となり、レフ
アレンストランジスタQ4が導通状態になる。こ
のため入力トランジスタQ1，Q2，Q3のコレクタ
の電位はほぼVCC電位になり、レフアレンストラ
ンジスタQ4のコレクタ電位は負荷抵抗R2での電
圧降下分だけVCC電位から低下する。このとき負
荷容量CLはエミツタフオロアトランジスタQ5に
よつて充電され出力端子O1は高論理レベルVHと
なる。
に印加される入力電位VINがすべて基準電位VBB
より低い低論理レベルＶＬのときには、入力トラ
ンジスタQ1，Q2，Q3が非導通状態となり、レフ
アレンストランジスタQ4が導通状態になる。こ
のため入力トランジスタQ1，Q2，Q3のコレクタ
の電位はほぼVCC電位になり、レフアレンストラ
ンジスタQ4のコレクタ電位は負荷抵抗R2での電
圧降下分だけVCC電位から低下する。このとき負
荷容量CLはエミツタフオロアトランジスタQ5に
よつて充電され出力端子O1は高論理レベルVHと
なる。
次に、入力トランジスタQ1，Q2，Q3のベース
に印加される入力電位VINのうち少くとも１個が
基準電位VBBよりも高い高論理レベルVHになる
と、出力端子O1は低論理レベルVLになる。この
とき負荷容量CLに蓄積された電荷は、エミツタ
フオロア抵抗REFを通して放電される。このよう
に複数個の入力I1，I2，I3に対して出力端子O1は
NOR出力となる。なお通常、基準電位VBBは高論
理レベルVHと低論理レベルVLの中点のレベルに
なるよう設定される。
に印加される入力電位VINのうち少くとも１個が
基準電位VBBよりも高い高論理レベルVHになる
と、出力端子O1は低論理レベルVLになる。この
とき負荷容量CLに蓄積された電荷は、エミツタ
フオロア抵抗REFを通して放電される。このよう
に複数個の入力I1，I2，I3に対して出力端子O1は
NOR出力となる。なお通常、基準電位VBBは高論
理レベルVHと低論理レベルVLの中点のレベルに
なるよう設定される。
従来型のECL回路装置では、出力信号の立上
り時間よりも立下り時間の方が大きく、フアンア
ウト数や配線長の増加等により負荷容量CLが大
きくなるにつれて立下り時間がさらに大きくな
り、遅延時間が増大するという欠点があつた。さ
らに、エミツタフオロアトランジスタとエミツタ
フオロア抵抗によつて構成されるエミツタフオロ
ア段には、出力レベルの高低にかかわらず電流が
流れるため、回路電流が大きくなつてしまうとい
う欠点があつた。
り時間よりも立下り時間の方が大きく、フアンア
ウト数や配線長の増加等により負荷容量CLが大
きくなるにつれて立下り時間がさらに大きくな
り、遅延時間が増大するという欠点があつた。さ
らに、エミツタフオロアトランジスタとエミツタ
フオロア抵抗によつて構成されるエミツタフオロ
ア段には、出力レベルの高低にかかわらず電流が
流れるため、回路電流が大きくなつてしまうとい
う欠点があつた。
本発明は上記のような従来のものの欠点を除去
するためになされたもので、エミツタフオロア抵
抗を取り除き、エミツタフオロアトランジスタに
新たにトランジスタを接続し、該トランジスタの
ベースを入力トランジスタおよびレフアレンスト
ランジスタの結合されたエミツタに接続して、基
準電位と入力電位の大小によりエミツタフオロア
トランジスタを流れる電流量を制御することによ
つて、遅延時間を改善しあわせて消費電力の削減
を図つた論理回路装置を提供することを目的とし
ている。
するためになされたもので、エミツタフオロア抵
抗を取り除き、エミツタフオロアトランジスタに
新たにトランジスタを接続し、該トランジスタの
ベースを入力トランジスタおよびレフアレンスト
ランジスタの結合されたエミツタに接続して、基
準電位と入力電位の大小によりエミツタフオロア
トランジスタを流れる電流量を制御することによ
つて、遅延時間を改善しあわせて消費電力の削減
を図つた論理回路装置を提供することを目的とし
ている。
第２図はこの発明に係る論理回路装置の一実施
例を示す回路図であり、特に３入力構成のNOR
出力を有する論理回路装置を示す。同図におい
て、Q1，Q2およびQ3はベースを入力端子I1，I2，
I3に接続され、コレクタがコレクタ接続点に、エ
ミツタがエミツタ接続点１にそれぞれ接続された
入力トランジスタ、Q4はベースが基準電位VBBに
接続され、エミツタがエミツタ接続点１に接続さ
れたレフアレンストランジスタ、R1は入力トラ
ンジスタQ1，Q2，Q3のコレクタに共通に接続さ
れた第１の抵抗素子となる負荷抵抗、R2はレフ
アレンストランジスタQ4のコレクタに接続され
た第２の抵抗素子となる負荷抵抗、R3は入力ト
ランジスタQ1，Q2，Q3およびレフアレンストラ
ンジスタQ4の各エミツタが共通に接続された定
電流を供給するための定電流回路となる抵抗、
Q5はベースが入力トランジスタQ1，Q2，Q3のコ
レクタに接続された出力用トランジスタとなるエ
ミツタフオロアトランジスタであり、エミツタが
NOR出力端子O1に接続されている。Q6とR4は、
エミツタフオロア抵抗を取り除いて新たに設けた
トランジスタと第３の抵抗素子となる抵抗であ
り、トランジスタQ6のコレクタはエミツタフオ
ロアトランジスタQ5のエミツタと共にNOR出力
端子O1に接続され、ベースは入力トランジスタ
Q1，Q2，Q3およびレフアレンストランジスタQ4
の各エミツタと抵抗R3との接続点１に接続され、
エミツタは抵抗R4に接続され、抵抗R4の他端は
エミツタ側電源VEEに接続されている。
例を示す回路図であり、特に３入力構成のNOR
出力を有する論理回路装置を示す。同図におい
て、Q1，Q2およびQ3はベースを入力端子I1，I2，
I3に接続され、コレクタがコレクタ接続点に、エ
ミツタがエミツタ接続点１にそれぞれ接続された
入力トランジスタ、Q4はベースが基準電位VBBに
接続され、エミツタがエミツタ接続点１に接続さ
れたレフアレンストランジスタ、R1は入力トラ
ンジスタQ1，Q2，Q3のコレクタに共通に接続さ
れた第１の抵抗素子となる負荷抵抗、R2はレフ
アレンストランジスタQ4のコレクタに接続され
た第２の抵抗素子となる負荷抵抗、R3は入力ト
ランジスタQ1，Q2，Q3およびレフアレンストラ
ンジスタQ4の各エミツタが共通に接続された定
電流を供給するための定電流回路となる抵抗、
Q5はベースが入力トランジスタQ1，Q2，Q3のコ
レクタに接続された出力用トランジスタとなるエ
ミツタフオロアトランジスタであり、エミツタが
NOR出力端子O1に接続されている。Q6とR4は、
エミツタフオロア抵抗を取り除いて新たに設けた
トランジスタと第３の抵抗素子となる抵抗であ
り、トランジスタQ6のコレクタはエミツタフオ
ロアトランジスタQ5のエミツタと共にNOR出力
端子O1に接続され、ベースは入力トランジスタ
Q1，Q2，Q3およびレフアレンストランジスタQ4
の各エミツタと抵抗R3との接続点１に接続され、
エミツタは抵抗R4に接続され、抵抗R4の他端は
エミツタ側電源VEEに接続されている。
次にこのように構成された論理回路装置の動作
について説明する。
について説明する。
まず、入力端子I1，I2，I3に印加される入力電
位VINがすべて基準電位VBBより低い低論理レベ
ルVLのときには、入力トランジスタQ1，Q2，Q3
が非導通状態となり、レフアレンストラジスタ
Q4が導通状態になる。このため入力トランジス
タQ1，Q2，Q3のコレクタ電位はほぼVCC電位にな
り、レフアレンストランジスタQ4のコレクタ電
位は負荷抵抗R2での電圧降下分だけVCC電位から
低下する。従つてエミツタフオロアトランジスタ
Q5のベース電位に従いNOR出力端子O1は高論理
レベルVHとなる。またこのとき、入力トランジ
スタQ1，Q2，Q3およびレフアレンストランジス
タQ4の各エミツタが共通に接続された点１の電
位は基準電位VBBからレフアレンストランジスタ
Q4のベースエミツタ間順方向電圧VBEだけ低下し
た電位VBB−VBEとなる。
位VINがすべて基準電位VBBより低い低論理レベ
ルVLのときには、入力トランジスタQ1，Q2，Q3
が非導通状態となり、レフアレンストラジスタ
Q4が導通状態になる。このため入力トランジス
タQ1，Q2，Q3のコレクタ電位はほぼVCC電位にな
り、レフアレンストランジスタQ4のコレクタ電
位は負荷抵抗R2での電圧降下分だけVCC電位から
低下する。従つてエミツタフオロアトランジスタ
Q5のベース電位に従いNOR出力端子O1は高論理
レベルVHとなる。またこのとき、入力トランジ
スタQ1，Q2，Q3およびレフアレンストランジス
タQ4の各エミツタが共通に接続された点１の電
位は基準電位VBBからレフアレンストランジスタ
Q4のベースエミツタ間順方向電圧VBEだけ低下し
た電位VBB−VBEとなる。
一方、入力端子I1，I2，I3のうち少なくとも１
個の入力端子に印加される入力電位VINが基準電
位VBBよりも高い高論理レベルVHになると、VHが
印加された出力トランジスタが導通状態となり、
レフアレンストランジスタQ4が非導通状態にな
る。このため入力トランジスタQ1，Q2，Q3のコ
レクタ電位は負荷抵抗R1での電圧降下分だけVCC
電位から低下し、レフアレンストランジスタQ4
のコレクタ電位はほぼVCC電位になる。従つて、
エミツタフオロアトランジスタQ5のベース電位
に従いNOR出力端子O1は低論理レベルVLとな
る。またこのとき、入力トランジスタQ1，Q2，
Q3およびレフアレンストランジスタQ4の各エミ
ツタが共通に接続された点１の電位は、高論理レ
ベルVHから入力トランジスタのベースエミツタ
間順方向電圧VBEだけ低下した電位、すなわちVH
−VBEとなる。
個の入力端子に印加される入力電位VINが基準電
位VBBよりも高い高論理レベルVHになると、VHが
印加された出力トランジスタが導通状態となり、
レフアレンストランジスタQ4が非導通状態にな
る。このため入力トランジスタQ1，Q2，Q3のコ
レクタ電位は負荷抵抗R1での電圧降下分だけVCC
電位から低下し、レフアレンストランジスタQ4
のコレクタ電位はほぼVCC電位になる。従つて、
エミツタフオロアトランジスタQ5のベース電位
に従いNOR出力端子O1は低論理レベルVLとな
る。またこのとき、入力トランジスタQ1，Q2，
Q3およびレフアレンストランジスタQ4の各エミ
ツタが共通に接続された点１の電位は、高論理レ
ベルVHから入力トランジスタのベースエミツタ
間順方向電圧VBEだけ低下した電位、すなわちVH
−VBEとなる。
上記のように入力トランジスタQ1，Q2，Q3お
よびレフアレンストランジスタQ4の各エミツタ
が共通に接続された点１の電位、すなわちエミツ
タフオロアトランジスタQ5に接続されたトラン
ジスタQ6のベース電位は、入力論理レベルの変
化と同相で相対的に高低の変化をし、この高低の
差はVH−VBB｛＝（VH−VBE）−（VBB−VBE）｝であ
り、入力論理レベルの変化の差VH−VLより小さ
く、基準電位VBBを高論理レベルVHと低論理レベ
ルVLとの中点のレベル（VH＋VL）／２とすれ
ば、入力論理レベルの変化の差の半分になるもの
である。そこで、トランジスタQ6のエミツタに
接続された抵抗R4の抵抗値を適切に設定するこ
とによつて、入力電位VINが高論理レベルVHのと
きはトランジスタQ6を完全な導通状態に、低論
理レベルVLのときは非導通状態またはそれに近
い状態にすることがここで、抵抗R3は定電流動
作をするよう高い抵抗値に設定するので、上述の
ように、「点１の電位が論理動作に伴つて変動し、
該変動に伴つてトランジスタQ6の導通および非
導通状態を制御する」ことが実際に可能であるか
どうかは疑問に思われるかもしれないが、この変
動は充分可能であるこを以下で説明する。
よびレフアレンストランジスタQ4の各エミツタ
が共通に接続された点１の電位、すなわちエミツ
タフオロアトランジスタQ5に接続されたトラン
ジスタQ6のベース電位は、入力論理レベルの変
化と同相で相対的に高低の変化をし、この高低の
差はVH−VBB｛＝（VH−VBE）−（VBB−VBE）｝であ
り、入力論理レベルの変化の差VH−VLより小さ
く、基準電位VBBを高論理レベルVHと低論理レベ
ルVLとの中点のレベル（VH＋VL）／２とすれ
ば、入力論理レベルの変化の差の半分になるもの
である。そこで、トランジスタQ6のエミツタに
接続された抵抗R4の抵抗値を適切に設定するこ
とによつて、入力電位VINが高論理レベルVHのと
きはトランジスタQ6を完全な導通状態に、低論
理レベルVLのときは非導通状態またはそれに近
い状態にすることがここで、抵抗R3は定電流動
作をするよう高い抵抗値に設定するので、上述の
ように、「点１の電位が論理動作に伴つて変動し、
該変動に伴つてトランジスタQ6の導通および非
導通状態を制御する」ことが実際に可能であるか
どうかは疑問に思われるかもしれないが、この変
動は充分可能であるこを以下で説明する。
第２図に示す本発明の一実施例について、各エ
ミツタが共通に接続された点１の電位変化を、回
路パラメータを具体的に例示しながら説明する。
ミツタが共通に接続された点１の電位変化を、回
路パラメータを具体的に例示しながら説明する。
一般にエミツタ結合論理（ECL）回路装置は
負電源にて使用され、標準電源は−5.2Vあるい
は−4.5Vであり、ここでは−5.2Vの場合を示す。
従つて、コレクタ側電源電圧VCCは接地電位
（GND）に、エミツタ側電源電圧VEEは−5.2Vに
それぞれ設定する。また論理振幅は通常0.4〜
0.8V程度であり、この例では0.8Vとする。即ち、
信号の低論理レベルVLはVL＝−1.6Vであり、高
論理レベルVHはVH＝−0.8Vである。ここで、標
準電位VBBはVHとVLとの中点レベルに設定するた
め、VBB＝−1.2Vを与える。定電流回路として抵
抗R3を流れるスイツチング電流は、回路の遅延
時間を許容される消費電力等との兼ね合いを考慮
して決定されるべきもので、標準値は特になく、
ここでは仮に平均値を１ｍＡとする。
負電源にて使用され、標準電源は−5.2Vあるい
は−4.5Vであり、ここでは−5.2Vの場合を示す。
従つて、コレクタ側電源電圧VCCは接地電位
（GND）に、エミツタ側電源電圧VEEは−5.2Vに
それぞれ設定する。また論理振幅は通常0.4〜
0.8V程度であり、この例では0.8Vとする。即ち、
信号の低論理レベルVLはVL＝−1.6Vであり、高
論理レベルVHはVH＝−0.8Vである。ここで、標
準電位VBBはVHとVLとの中点レベルに設定するた
め、VBB＝−1.2Vを与える。定電流回路として抵
抗R3を流れるスイツチング電流は、回路の遅延
時間を許容される消費電力等との兼ね合いを考慮
して決定されるべきもので、標準値は特になく、
ここでは仮に平均値を１ｍＡとする。
上記のごとく設定した場合、近似的に各トラン
ジスタのベース電流を無視して導通状態にあるト
ランジスタのベース・エミツタ間順方向電圧VBB
を一律0.8Vとすると、回路の各抵抗値は次に示
すようになる。即ち、第１、第２の負荷抵抗R1，
R2はR1＝0.75KΩ、R2＝0.85KΩ、定電流回路と
しての抵抗R3＝3.4KΩである。
ジスタのベース電流を無視して導通状態にあるト
ランジスタのベース・エミツタ間順方向電圧VBB
を一律0.8Vとすると、回路の各抵抗値は次に示
すようになる。即ち、第１、第２の負荷抵抗R1，
R2はR1＝0.75KΩ、R2＝0.85KΩ、定電流回路と
しての抵抗R3＝3.4KΩである。
入力端子I1〜I3に印加される入力電位がVIN＝
−1.6V（低論理レベル）のときには、レフアレン
ストランジスタQ4が導通状態となる。このため
入力トランジスタQ1〜Q3のコレクタ電位はほぼ
GND電位になり、レフアレンストランジスタQ4
のコレクタ電位は負荷抵抗R2での電圧降下分
（論理振幅分）の0.8VだけGND電位から低下す
る。従つて、エミツタフオロワトランジスタQ5
のベース電位に従い、出力端子O1は−0.8V（高論
理レベル）となる。また、このとき各エミツタが
共通に接続された点１の電位はVBB（−1.2V）か
らレフアレンストランジスタQ4のベースエミツ
タ間順方向電圧VBE（0.8V）だけ低下した−2.0V
の電位となる。
−1.6V（低論理レベル）のときには、レフアレン
ストランジスタQ4が導通状態となる。このため
入力トランジスタQ1〜Q3のコレクタ電位はほぼ
GND電位になり、レフアレンストランジスタQ4
のコレクタ電位は負荷抵抗R2での電圧降下分
（論理振幅分）の0.8VだけGND電位から低下す
る。従つて、エミツタフオロワトランジスタQ5
のベース電位に従い、出力端子O1は−0.8V（高論
理レベル）となる。また、このとき各エミツタが
共通に接続された点１の電位はVBB（−1.2V）か
らレフアレンストランジスタQ4のベースエミツ
タ間順方向電圧VBE（0.8V）だけ低下した−2.0V
の電位となる。
一方、入力端子I1〜I3のうち少なくとも１個の
端子に印加される入力電位VINがVIN＝−0.8V（高
論理レベル）になると、−0.8Vを印加されたトラ
ンジスタが導通状態となり、レフアレンストラン
ジスタQ4が非導通状態になる。このため、入力
トランジスタQ1〜Q3のコレクタ電位は負荷抵抗
R3での電圧降下分（論理振幅分）の0.8Vだけ
GND電位から低下し、レフアレンストランジス
タQ4のコレクタ電位はほぼGND電位になる。従
つて、エミツタフオロワトランジスタQ5のベー
ス電位に従い出力端子O1は−1.6V（低論理レベ
ル）となる。また、このとき点１の電位は高論理
レベル（−0.8V）から入力トランジスタのベー
ス・エミツタ順方向電圧VBE（0.8V）だけ低下し
た電位−1.6Vとなる。
端子に印加される入力電位VINがVIN＝−0.8V（高
論理レベル）になると、−0.8Vを印加されたトラ
ンジスタが導通状態となり、レフアレンストラン
ジスタQ4が非導通状態になる。このため、入力
トランジスタQ1〜Q3のコレクタ電位は負荷抵抗
R3での電圧降下分（論理振幅分）の0.8Vだけ
GND電位から低下し、レフアレンストランジス
タQ4のコレクタ電位はほぼGND電位になる。従
つて、エミツタフオロワトランジスタQ5のベー
ス電位に従い出力端子O1は−1.6V（低論理レベ
ル）となる。また、このとき点１の電位は高論理
レベル（−0.8V）から入力トランジスタのベー
ス・エミツタ順方向電圧VBE（0.8V）だけ低下し
た電位−1.6Vとなる。
上記のように、入力トランジスタQ1〜Q3およ
びレフアレンストランジスタQ4の各エミツタが
共通に接続された点１の電位、即ち、トランジス
タQ6のベース電位は入力論理レベルの変化と同
相で相対的に高低の変化をする。しかも、その電
位変化分は入力信号が0.8V（論理振幅）であるの
に対して、0.4V（−2.0Vと−1.6V）であり、論理
振幅の1/2である。
びレフアレンストランジスタQ4の各エミツタが
共通に接続された点１の電位、即ち、トランジス
タQ6のベース電位は入力論理レベルの変化と同
相で相対的に高低の変化をする。しかも、その電
位変化分は入力信号が0.8V（論理振幅）であるの
に対して、0.4V（−2.0Vと−1.6V）であり、論理
振幅の1/2である。
以上の説明より明らかなように、共通エミツタ
点１の電位は抵抗R3の値とは関係なく論理振幅
の1/2の変化幅で変動する。しかも、入力論理レ
ベルの高低に拘らず、点１に接続されたトランジ
スタQ1〜Q4のうち少なくと、１個は導通状態に
あるため、接地点に対する点１のインピーダンス
は低い。さらに抵抗R3の絶対値は、スイツチン
グ電流の値あるいは電源電圧の選択の仕方に応じ
て変わるために、一概に高い抵抗値とは言えない
ものである。
点１の電位は抵抗R3の値とは関係なく論理振幅
の1/2の変化幅で変動する。しかも、入力論理レ
ベルの高低に拘らず、点１に接続されたトランジ
スタQ1〜Q4のうち少なくと、１個は導通状態に
あるため、接地点に対する点１のインピーダンス
は低い。さらに抵抗R3の絶対値は、スイツチン
グ電流の値あるいは電源電圧の選択の仕方に応じ
て変わるために、一概に高い抵抗値とは言えない
ものである。
このように、抵抗R4の抵抗値を適切に設定す
ることにより、入力電位VINが高論理レベルVHの
ときはトランジスタQ6が完全な導通状態に、低
論理レベルVLのときは非導通状態またはそれに
近い状態にすることができる。その結果以下のよ
うな効果が期待できる。
ることにより、入力電位VINが高論理レベルVHの
ときはトランジスタQ6が完全な導通状態に、低
論理レベルVLのときは非導通状態またはそれに
近い状態にすることができる。その結果以下のよ
うな効果が期待できる。
即ち、入力電位VINが高論理レベルVHから低論
理レベルVLへ遷移する場合には、入力トランジ
スタが非導通状態になるためトランジスタQ6は
非導通状態に近い状態となり、エミツタフオロア
トランジスタQ5から供給される電流は、その多
くが出力端子O1に付加されている負荷容量CLに
流れ込み、その結果NOR出力立上り時の遅延時
間が改善される。
理レベルVLへ遷移する場合には、入力トランジ
スタが非導通状態になるためトランジスタQ6は
非導通状態に近い状態となり、エミツタフオロア
トランジスタQ5から供給される電流は、その多
くが出力端子O1に付加されている負荷容量CLに
流れ込み、その結果NOR出力立上り時の遅延時
間が改善される。
また、入力電位が低論理レベルVLから高論理
レベルVHへ遷移する場合には、入力トランジス
タが導通状態になるとともにエミツタフオロアト
ランジスタQ5に接続されたトランジスタQ6が完
全な導通状態になる。その結果、出力端子O1に
付加された負荷容量CLに蓄積されている電荷が
トランジスタQ6を通して直接引き抜かれるため
に、NOR出力立下り時の遅延時間がしかも、入
力論理レベルの変化に対して、トランジスタQ6
のベース電位の変化が小さいので、トランジスタ
Q6の導通状態と引導通状態との変化も早くなり、
結果として、出力立上り時及び出力立下り時の遅
延時間がさらに改善されることになる。負荷容量
CLが大きいほど上記の改善効果は大きくなり、
また、エミツタ接続点１に接続される入力トラン
ジスタの数が多くなつて、エミツタ接続点１に付
加される容量が増えるに従つて、エミツタ接続点
１における電位の変化が小さいことにより上記の
改善効果が大きくなるものである。
レベルVHへ遷移する場合には、入力トランジス
タが導通状態になるとともにエミツタフオロアト
ランジスタQ5に接続されたトランジスタQ6が完
全な導通状態になる。その結果、出力端子O1に
付加された負荷容量CLに蓄積されている電荷が
トランジスタQ6を通して直接引き抜かれるため
に、NOR出力立下り時の遅延時間がしかも、入
力論理レベルの変化に対して、トランジスタQ6
のベース電位の変化が小さいので、トランジスタ
Q6の導通状態と引導通状態との変化も早くなり、
結果として、出力立上り時及び出力立下り時の遅
延時間がさらに改善されることになる。負荷容量
CLが大きいほど上記の改善効果は大きくなり、
また、エミツタ接続点１に接続される入力トラン
ジスタの数が多くなつて、エミツタ接続点１に付
加される容量が増えるに従つて、エミツタ接続点
１における電位の変化が小さいことにより上記の
改善効果が大きくなるものである。
さらに本実施例の回路構成によれば、エミツタ
フオロアトランジスタQ5のエミツタ、つまり
NOR出力端子O1が高論理レベルVHのときには、
トランジスタQ6が非導通状態に近い状態である
ためにエミツタフオロア電流があまり流れず、エ
ミツタフオロアトランジスタQ5のエミツタが低
論理レベルVLのときにはトランジスタQ6が完全
な導通状態にあるためにエミツタフオロア電流が
流れる。従つて、第１図に示したECL回路装置
におけるように、出力レベルの高低に拘らず常時
エミツタフオロア電流が流れる回路構成に比し
て、回路電流を削減することができる。
フオロアトランジスタQ5のエミツタ、つまり
NOR出力端子O1が高論理レベルVHのときには、
トランジスタQ6が非導通状態に近い状態である
ためにエミツタフオロア電流があまり流れず、エ
ミツタフオロアトランジスタQ5のエミツタが低
論理レベルVLのときにはトランジスタQ6が完全
な導通状態にあるためにエミツタフオロア電流が
流れる。従つて、第１図に示したECL回路装置
におけるように、出力レベルの高低に拘らず常時
エミツタフオロア電流が流れる回路構成に比し
て、回路電流を削減することができる。
なお、上記実施例ではトランジスタQ6のエミ
ツタに抵抗R4のみが接続された場合を示したが、
抵抗の代わりにダイオードあるいは抵抗とダイオ
ードを直列接続して設けてもよい。
ツタに抵抗R4のみが接続された場合を示したが、
抵抗の代わりにダイオードあるいは抵抗とダイオ
ードを直列接続して設けてもよい。
また、第３図に示すように入力トランジスタお
よびレフアレンストランジスタの電源VEE1とは別
に第３の電源電位点としてエミツタフオロア段の
電源VEE2を設け、トランジスタQ6のエミツタに
接続された抵抗R4の値とともにVEE2の値を任意
に設定できるような構成にすれば、トランジスタ
Q6を容易に完全な導通状態および比導通状態に
することができる。なお、定電流を供給するため
の回路は抵抗以外でもよいことは勿論である。
よびレフアレンストランジスタの電源VEE1とは別
に第３の電源電位点としてエミツタフオロア段の
電源VEE2を設け、トランジスタQ6のエミツタに
接続された抵抗R4の値とともにVEE2の値を任意
に設定できるような構成にすれば、トランジスタ
Q6を容易に完全な導通状態および比導通状態に
することができる。なお、定電流を供給するため
の回路は抵抗以外でもよいことは勿論である。
以上のように、この発明によればECL回路装
置におけるエミツタフオロア抵抗を取り除き、こ
れに代えてコレクタがエミツタフオロアトランジ
スタのエミツタに、ベースが入力トランジスタお
よびレフアレンストランジスタの各エミツタが共
通に接続された点に接続されたトランジスタを新
たに設け、このトランジスタによつて入力論理レ
ベルの高低に応じてエミツタフオロアトランジス
タを流れる電流量を制御できる構成にしたので、
遅延時間の改善を図ることができ、あわせて消費
電力が削減されるという効果がある。
置におけるエミツタフオロア抵抗を取り除き、こ
れに代えてコレクタがエミツタフオロアトランジ
スタのエミツタに、ベースが入力トランジスタお
よびレフアレンストランジスタの各エミツタが共
通に接続された点に接続されたトランジスタを新
たに設け、このトランジスタによつて入力論理レ
ベルの高低に応じてエミツタフオロアトランジス
タを流れる電流量を制御できる構成にしたので、
遅延時間の改善を図ることができ、あわせて消費
電力が削減されるという効果がある。
第１図は従来のエミツタ結合論理回路装置を示
す回路図、第２図はこの発明に係る論理回路装置
の一実施例を示す回路図、第３図はこの発明の他
の実施例を示す回路図である。 Q1，Q2，Q3……入力トランジスタ、Q4……レ
フアレンストランジスタ、R1，R2……負荷抵抗
（第１、第２の抵抗）、Q5……エミツタフオロア
トランジスタ（出力用トランジスタ）、R3……定
電流回路としての抵抗、Q6……エミツタフオロ
ア電流量を制御するためのトランジスタ、R4…
…トランジスタQ6を制御するための抵抗（第３
の抵抗）、I1，I2，I3……入力端子、O1……NOR
出力端子、VCC……コレクタ側電源電圧（第１の
電源）、VEE……エミツタ側電源電圧（第２の電
源）。なお図中同一符号は同一または相当部分を
示す。
す回路図、第２図はこの発明に係る論理回路装置
の一実施例を示す回路図、第３図はこの発明の他
の実施例を示す回路図である。 Q1，Q2，Q3……入力トランジスタ、Q4……レ
フアレンストランジスタ、R1，R2……負荷抵抗
（第１、第２の抵抗）、Q5……エミツタフオロア
トランジスタ（出力用トランジスタ）、R3……定
電流回路としての抵抗、Q6……エミツタフオロ
ア電流量を制御するためのトランジスタ、R4…
…トランジスタQ6を制御するための抵抗（第３
の抵抗）、I1，I2，I3……入力端子、O1……NOR
出力端子、VCC……コレクタ側電源電圧（第１の
電源）、VEE……エミツタ側電源電圧（第２の電
源）。なお図中同一符号は同一または相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ 低論理レベルあるいは高論理レベルからなる
入力信号がベースに印加され、コレクタがコレク
タ接続点に、エミツタがエミツタ接続点にそれぞ
れ接続された複数の入力トランジスタと、上記低
論理レベルと高論理レベルとの間のレベルである
基準電位がベースに印加され、エミツタが上記エ
ミツタ接続点に接続されたリフアレンストランジ
スタと、上記コレクタ接続点と第１の電源電位点
との間に接続された第１の抵抗性素子と、上記リ
フアレンストランジスタのコレクタと上記第１の
電源電位点との間に接続された第２の抵抗性素子
と、上記エミツタ接続点と第２の電源電位点との
間に接続された定電流回路と、ベースが上記コレ
クタ接続点に、コレクタが上記第１の電源電位点
に、エミツタが信号出力端にそれぞれ接続された
出力用トランジスタと、ベースが上記エミツタ接
続点に、コレクタが上記信号出力端にそれぞれ接
続されたトランジスタと、このトランジスタのエ
ミツタと第３の電源電位点との間に接続された第
３の抵抗性素子とを備えた論理回路装置。 ２ 第２の電源電位点と第３の電源電位点は同じ
電位点であることを特徴とする特許請求の範囲第
１項記載の論理回路装置。 ３ 第２の電源電位点と第３の電源電位点は別電
位の電位点であることを特徴とする特許請求の範
囲第１項記載の論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22545182A JPS59115619A (ja) | 1982-12-22 | 1982-12-22 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22545182A JPS59115619A (ja) | 1982-12-22 | 1982-12-22 | 論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115619A JPS59115619A (ja) | 1984-07-04 |
| JPH0365051B2 true JPH0365051B2 (ja) | 1991-10-09 |
Family
ID=16829552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22545182A Granted JPS59115619A (ja) | 1982-12-22 | 1982-12-22 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115619A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 | ||
| JPS5176958A (ja) * | 1974-12-27 | 1976-07-03 | Hitachi Ltd | Ronrikairo |
-
1982
- 1982-12-22 JP JP22545182A patent/JPS59115619A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 | ||
| JPS5176958A (ja) * | 1974-12-27 | 1976-07-03 | Hitachi Ltd | Ronrikairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59115619A (ja) | 1984-07-04 |
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