JPS59101872A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59101872A JPS59101872A JP21147882A JP21147882A JPS59101872A JP S59101872 A JPS59101872 A JP S59101872A JP 21147882 A JP21147882 A JP 21147882A JP 21147882 A JP21147882 A JP 21147882A JP S59101872 A JPS59101872 A JP S59101872A
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- oxide film
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- silicon
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- 238000009792 diffusion process Methods 0.000 claims description 26
- 150000003376 silicon Chemical class 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果型トランジスタ等の半導体装置に関
する。
する。
従来、電界効果型トランジスタにおいては、一般にホト
レジスト法（写真蝕刻法）を用いて製作されている。即
ち、この種の電界効果型トランジスタのうち、例えばＮ
ＰＮ型トランジスタを製作する場合には、Ｐ型シリコン
基板上に酸化膜を形成した後、ホトレジスト法によシ、
酸化膜の不要部分を除去して一対の開孔を形成し、この
開孔からＮ型イオンをイオン注入法（或は拡散法）によ
シ注入し、Ｐ型シリコン基板内に一対のＮ型拡散層を対
向形成する。この後、上記Ｐ型シリコン基板上の酸化膜
を洗浄によシ剥離し、再び上記Ｐ型シリコン基板上に酸
化シリコンの絶縁膜を形成して、ホトレジスト法によシ
、上記各Ｎ型拡散層と対応する部分の絶縁膜を除去し、
夫々開孔を形成すると共に、各Ｎ型拡散層間に位置する
部分の絶縁膜の上面を切シ欠いて、この部分の絶縁膜の
厚さをほぼ一定にする。そして、上記各開孔内に夫々金
属層ヲ形成して、一方をソース用電極とし、他方をドレ
イン用電極とすると共に、これら各電極間に位置する切
欠凹部内にも金属層を形成して、ダート電極としている
。
レジスト法（写真蝕刻法）を用いて製作されている。即
ち、この種の電界効果型トランジスタのうち、例えばＮ
ＰＮ型トランジスタを製作する場合には、Ｐ型シリコン
基板上に酸化膜を形成した後、ホトレジスト法によシ、
酸化膜の不要部分を除去して一対の開孔を形成し、この
開孔からＮ型イオンをイオン注入法（或は拡散法）によ
シ注入し、Ｐ型シリコン基板内に一対のＮ型拡散層を対
向形成する。この後、上記Ｐ型シリコン基板上の酸化膜
を洗浄によシ剥離し、再び上記Ｐ型シリコン基板上に酸
化シリコンの絶縁膜を形成して、ホトレジスト法によシ
、上記各Ｎ型拡散層と対応する部分の絶縁膜を除去し、
夫々開孔を形成すると共に、各Ｎ型拡散層間に位置する
部分の絶縁膜の上面を切シ欠いて、この部分の絶縁膜の
厚さをほぼ一定にする。そして、上記各開孔内に夫々金
属層ヲ形成して、一方をソース用電極とし、他方をドレ
イン用電極とすると共に、これら各電極間に位置する切
欠凹部内にも金属層を形成して、ダート電極としている
。
しかしながら、上記のように製作されたＮＰＮ型トラン
ジスタにおいては、Ｐ型シリコン基板にｉ対のＮ型拡散
層を形成した後、Ｐ弗シリコン基板上の酸化膜を剥離す
るので、Ｐ型シリコン基板の表面に凹凸ができ易く、こ
のため、再びＰ型シリコン基板上に絶縁膜を形成して、
その表面を平らに切シ欠いても、ダート用電極の下に位
置する絶縁膜の厚さが均一にならず、トランジスタの動
作が不安定にカシ、良好な品質のものを得ることが困難
であった。
ジスタにおいては、Ｐ型シリコン基板にｉ対のＮ型拡散
層を形成した後、Ｐ弗シリコン基板上の酸化膜を剥離す
るので、Ｐ型シリコン基板の表面に凹凸ができ易く、こ
のため、再びＰ型シリコン基板上に絶縁膜を形成して、
その表面を平らに切シ欠いても、ダート用電極の下に位
置する絶縁膜の厚さが均一にならず、トランジスタの動
作が不安定にカシ、良好な品質のものを得ることが困難
であった。
との発明は以上の点を考慮してなさ九たもので、その目
的とするところは、シリコン基板の表面に凹凸ができる
のを防ぎ、均一な厚さの絶縁膜を得ることができると共
に、安定した動作で且つ品質の優れた半導体装置を提供
することにある。
的とするところは、シリコン基板の表面に凹凸ができる
のを防ぎ、均一な厚さの絶縁膜を得ることができると共
に、安定した動作で且つ品質の優れた半導体装置を提供
することにある。
以下、この発明の一実施例を第１図及び第２図に基づい
て説明する。第１図（ａ）、（ｂ）は倒立型絶縁体ダー
トの電界効果型トランジスタ（ＮＰＮ型トランジスタ〕
を示し、同図において符号１はＮ型シリコン基板である
。このＮ型シリコン基板１内にはＰ型拡散層２が形成さ
れている。このＰ型拡散層２上及びＮ型シリコン基板１
上には酸化シリコンのダート酸化膜３が形成されている
。
て説明する。第１図（ａ）、（ｂ）は倒立型絶縁体ダー
トの電界効果型トランジスタ（ＮＰＮ型トランジスタ〕
を示し、同図において符号１はＮ型シリコン基板である
。このＮ型シリコン基板１内にはＰ型拡散層２が形成さ
れている。このＰ型拡散層２上及びＮ型シリコン基板１
上には酸化シリコンのダート酸化膜３が形成されている
。
このダート酸化膜３上にはＰ型シリコンＭ４と一対のＮ
ｕシリコン膜５ａｓ５ｂとが形成さｈている。上記Ｐ型
シリコン膜４はダート酸化膜３を挾んでＰ型拡散層２に
対応しておシ、また上記各Ｎ型シリコン膜５ ａ ｓ
５ ｂはＰ型シリコン膜４の両側に並んで設けられてい
る。こわら各シリコン膜４．５ ａ ｓ ５ ｂは酸化
シリコン（ＰＳＧ等を含む）の絶縁膜６によシ覆われて
いる。この場合、上記絶縁膜６には上記各Ｎ型シリコン
膜５ａ、５ｂと対応する箇所に開孔６ａ、６ｂが形成さ
れておシ、この開孔６ ａ ％ ６ ｂ内及び上記絶縁
膜６上には夫々金属膜からなる一対の電極７ａ、７ｂが
形成されている。これら電極７ａ、７ｂのうち、電極７
ａはＮ型シリコン膜５ａに導通ずるソース用電極をなし
、電極７ｂはＮ型シリコン膜５ｂに導通するドレイン用
電極になっている。また、上記Ｐ型シリコン膜４は第１
図（ａ）に示すように、各Ｎ型シリコン膜５ａ、５ｂ間
を横切って延長形成はれておシ、この延長された部分と
対応する箇所の絶縁膜６上及びここに形成された開孔内
に金属膜からなるダート用電極７Ｃが形成されている。
ｕシリコン膜５ａｓ５ｂとが形成さｈている。上記Ｐ型
シリコン膜４はダート酸化膜３を挾んでＰ型拡散層２に
対応しておシ、また上記各Ｎ型シリコン膜５ ａ ｓ
５ ｂはＰ型シリコン膜４の両側に並んで設けられてい
る。こわら各シリコン膜４．５ ａ ｓ ５ ｂは酸化
シリコン（ＰＳＧ等を含む）の絶縁膜６によシ覆われて
いる。この場合、上記絶縁膜６には上記各Ｎ型シリコン
膜５ａ、５ｂと対応する箇所に開孔６ａ、６ｂが形成さ
れておシ、この開孔６ ａ ％ ６ ｂ内及び上記絶縁
膜６上には夫々金属膜からなる一対の電極７ａ、７ｂが
形成されている。これら電極７ａ、７ｂのうち、電極７
ａはＮ型シリコン膜５ａに導通ずるソース用電極をなし
、電極７ｂはＮ型シリコン膜５ｂに導通するドレイン用
電極になっている。また、上記Ｐ型シリコン膜４は第１
図（ａ）に示すように、各Ｎ型シリコン膜５ａ、５ｂ間
を横切って延長形成はれておシ、この延長された部分と
対応する箇所の絶縁膜６上及びここに形成された開孔内
に金属膜からなるダート用電極７Ｃが形成されている。
このｅ−）用電ｉ７ｃは上記Ｐ型シリコン膜４に導通す
るものである。従って、上記電界効果型トランジスタは
、ダート用電極７Ｃに電圧が印加されると、Ｎ型シリコ
ン膜５ａｓ５ｂがＰ型シリコン膜４を介して通電し、ソ
ース用電極７ａから入力された信号がドレイン用電極７
ｂから出力される。
るものである。従って、上記電界効果型トランジスタは
、ダート用電極７Ｃに電圧が印加されると、Ｎ型シリコ
ン膜５ａｓ５ｂがＰ型シリコン膜４を介して通電し、ソ
ース用電極７ａから入力された信号がドレイン用電極７
ｂから出力される。
次に、上記のような電界効果型トランジスタの製造工程
を第２図に基づいて説明する。まず、第２図（ａ）に示
すように、Ｎ型シリコン基板１内にＰ型拡散層２をイオ
ン注入法或は拡散法によ多形成する。この後、Ｐ型拡散
層２及びＮ型シリコン基板１の上面に同図（ｂ）に示す
ように、酸化シリコンの酸化膜８を形成すると共に、こ
の酸化膜８の上面に同図（ｃ）に示すように、シリコン
膜９をデポジション法及びアニール法によ多形成する。
を第２図に基づいて説明する。まず、第２図（ａ）に示
すように、Ｎ型シリコン基板１内にＰ型拡散層２をイオ
ン注入法或は拡散法によ多形成する。この後、Ｐ型拡散
層２及びＮ型シリコン基板１の上面に同図（ｂ）に示す
ように、酸化シリコンの酸化膜８を形成すると共に、こ
の酸化膜８の上面に同図（ｃ）に示すように、シリコン
膜９をデポジション法及びアニール法によ多形成する。
そして、このシリコン換９上に同図（ｄ）に示すように
、マスクパターン１０を上記Ｐ型拡散層２と対応させて
形成し、上方からＮ型イオンを注入法によりシリコン膜
９及びＮ型シリコン基板１内に注入する。すると、同図
（ｅ）Ｋ示すように、マスクツ母ターン１０に対応する
箇所のシリコン膜９及びＰ型拡散層２にはＮ型イオンは
注入されず、対応しない部分のシリコン膜９及びＮ型シ
リコン基板ｌにはＮ型イオンが注入される。この後、エ
ツチング法によシ、マスクツ９ターン１０及びシリコン
膜９、酸化膜８の不要部分を同図（ｆ）に示すように除
去すると、Ｐ型拡散層２とＮ型シリコン基板１との上面
にダート酸化膜３が形成されると共に、このダート酸化
膜３上にＰ型シリコン膜４及び一対のＮ型シリコン膜５
ａｓ ５ ｂが形成される。この後、上記各シリコン
膜４．５ａ、５ｂの上面及びＮ型シリコン基板ｌの上面
に酸化シリコン（ＰＳＧ等を含む）の絶縁膜６を形成し
、エツチング法により同図（ｇ）に示すように、各Ｎ型
シリコン膜５ａ、５ｂ上の絶縁膜６に開孔（コンタクト
ホール）６ａ、６ｂを形成すると共に、Ｐ型シリコンａ
４上の絶縁Ｂｓ、６にも図示しない開孔を形成する。こ
の後、更に絶縁膜６上及び各開孔６ａ、６ｂ内に金属膜
を形成し、エツチング法によシ金反膜の不要部分を除去
する。すると、同図（ｈ）及び第１図に示すように、Ｎ
型シリコン膜５ａに導通するソース用電極７ａと、Ｎ型
シリコン膜５ｂに導通ずるドレイン用電極７ｂと、Ｐ型
シリコン膜４に導通するダート用電極７ｃとが形成され
る。
、マスクパターン１０を上記Ｐ型拡散層２と対応させて
形成し、上方からＮ型イオンを注入法によりシリコン膜
９及びＮ型シリコン基板１内に注入する。すると、同図
（ｅ）Ｋ示すように、マスクツ母ターン１０に対応する
箇所のシリコン膜９及びＰ型拡散層２にはＮ型イオンは
注入されず、対応しない部分のシリコン膜９及びＮ型シ
リコン基板ｌにはＮ型イオンが注入される。この後、エ
ツチング法によシ、マスクツ９ターン１０及びシリコン
膜９、酸化膜８の不要部分を同図（ｆ）に示すように除
去すると、Ｐ型拡散層２とＮ型シリコン基板１との上面
にダート酸化膜３が形成されると共に、このダート酸化
膜３上にＰ型シリコン膜４及び一対のＮ型シリコン膜５
ａｓ ５ ｂが形成される。この後、上記各シリコン
膜４．５ａ、５ｂの上面及びＮ型シリコン基板ｌの上面
に酸化シリコン（ＰＳＧ等を含む）の絶縁膜６を形成し
、エツチング法により同図（ｇ）に示すように、各Ｎ型
シリコン膜５ａ、５ｂ上の絶縁膜６に開孔（コンタクト
ホール）６ａ、６ｂを形成すると共に、Ｐ型シリコンａ
４上の絶縁Ｂｓ、６にも図示しない開孔を形成する。こ
の後、更に絶縁膜６上及び各開孔６ａ、６ｂ内に金属膜
を形成し、エツチング法によシ金反膜の不要部分を除去
する。すると、同図（ｈ）及び第１図に示すように、Ｎ
型シリコン膜５ａに導通するソース用電極７ａと、Ｎ型
シリコン膜５ｂに導通ずるドレイン用電極７ｂと、Ｐ型
シリコン膜４に導通するダート用電極７ｃとが形成され
る。
このようにして製作されたトランジスタにあっては、Ｐ
型拡散層２０表面に形成された酸化膜８（最終的にケ゛
−ト酸化膜３になる膜）を剥離する工程がないので、Ｐ
型拡散層２の表面に剥離による凹凸ができることがなく
、均一な平面となり、とｈによＪＰ型型数散層２上最終
的に形成されるダート酸化膜３の厚さを均一にすること
ができ、この結果、常に安定した動作を行なう良好な品
質のトランジスタを得ることができる。
型拡散層２０表面に形成された酸化膜８（最終的にケ゛
−ト酸化膜３になる膜）を剥離する工程がないので、Ｐ
型拡散層２の表面に剥離による凹凸ができることがなく
、均一な平面となり、とｈによＪＰ型型数散層２上最終
的に形成されるダート酸化膜３の厚さを均一にすること
ができ、この結果、常に安定した動作を行なう良好な品
質のトランジスタを得ることができる。
なお、上述した実施例ではＮＰＮ型トランジスタの場合
について説明したが、この発明はこれに限られることな
く、ＰＮＰ型トランジスタ等の他の半導体装置にも広く
適用することができる。
について説明したが、この発明はこれに限られることな
く、ＰＮＰ型トランジスタ等の他の半導体装置にも広く
適用することができる。
以上説明したように、この発明の半導体装置によれば、
少なくとも拡散層上にダート酸化膜を形成すると共に、
このゲート酸化膜上に拡散層と同型のシリコン膜を形成
する構成であるから、その製造時に、Ｐ型拡散層上にお
ける酸化膜等の剥離工程が不要となル、剥離による凹凸
が拡散層の表面にできるのを防ぐことができ、これによ
シ拡散層上に最終的に形成されるゲート酸化膜の厚さを
均一にすることができる。この結果、常に安定した動作
を行なう良好な品質の半導体装置を得ることができる。
少なくとも拡散層上にダート酸化膜を形成すると共に、
このゲート酸化膜上に拡散層と同型のシリコン膜を形成
する構成であるから、その製造時に、Ｐ型拡散層上にお
ける酸化膜等の剥離工程が不要となル、剥離による凹凸
が拡散層の表面にできるのを防ぐことができ、これによ
シ拡散層上に最終的に形成されるゲート酸化膜の厚さを
均一にすることができる。この結果、常に安定した動作
を行なう良好な品質の半導体装置を得ることができる。
第１図（ａ）、（ｂ）はこの発明の半導体装置を示し、
第１図（ａ）はその要部平面図、第１図（ｂ）は第１図
（＆）のＡ−Ａ線断面図、第２図はその製造工程を示す
図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
拡散層、３・・・・・・ダート酸化膜、４・・・・・・
Ｐ型シリコン膜、５ａ、５ｂ・・・・・・Ｎｕシリコン
膜。 特 許 出 願 人 カシオ計算機株式会社第２図 （σ）
第１図（ａ）はその要部平面図、第１図（ｂ）は第１図
（＆）のＡ−Ａ線断面図、第２図はその製造工程を示す
図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
拡散層、３・・・・・・ダート酸化膜、４・・・・・・
Ｐ型シリコン膜、５ａ、５ｂ・・・・・・Ｎｕシリコン
膜。 特 許 出 願 人 カシオ計算機株式会社第２図 （σ）
Claims (1)
- Ｎ型もしくはＰ型のどちらか一方の型のシリコン基板と
、このシリコン基板内に形成された他方の型の拡散層と
、この拡散層と上記シリコン基板トノ上面に形成された
ダート酸化膜と、このダート酸化膜上に上記拡散層と対
応して形成された拡散層と同型の第１シリコン膜と、こ
の第１シリコン膜の両側における上記ダート酸化膜上に
並んで形成された上記第１シリコン膜と異なる型の一対
の第２シリコン膜とを有してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21147882A JPS59101872A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21147882A JPS59101872A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59101872A true JPS59101872A (ja) | 1984-06-12 |
Family
ID=16606609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21147882A Pending JPS59101872A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101872A (ja) |
-
1982
- 1982-12-03 JP JP21147882A patent/JPS59101872A/ja active Pending
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