JPS5854512B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5854512B2 JPS5854512B2 JP3565576A JP3565576A JPS5854512B2 JP S5854512 B2 JPS5854512 B2 JP S5854512B2 JP 3565576 A JP3565576 A JP 3565576A JP 3565576 A JP3565576 A JP 3565576A JP S5854512 B2 JPS5854512 B2 JP S5854512B2
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- JP
- Japan
- Prior art keywords
- conductivity type
- thin layer
- layer
- forming
- oxide film
- Prior art date
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に縦型構造の
電界効果トランジスタに関するものである。
電界効果トランジスタに関するものである。
通常のバイポーラ型の高周波大電力トランジスタはエミ
ッタをストライプ状に多数形成し大電力化をはかつてい
るが、バイポーラ型トランジスタは熱暴走しやすく素子
の大電力化は困難である。
ッタをストライプ状に多数形成し大電力化をはかつてい
るが、バイポーラ型トランジスタは熱暴走しやすく素子
の大電力化は困難である。
一方縦型構造の電界効果トランジスタは熱暴走はなく大
電力素子には適している。
電力素子には適している。
従来縦型構造の電界効果ト′ランジスタとしては第１図
に示す様な断面構造の埋め込みゲート構造のもの、また
は第２図に示す様な断面構造のゲートを深く拡散しゲー
ト間をチャンネルとする拡散ゲート構造のものが製造さ
れている。
に示す様な断面構造の埋め込みゲート構造のもの、また
は第２図に示す様な断面構造のゲートを深く拡散しゲー
ト間をチャンネルとする拡散ゲート構造のものが製造さ
れている。
第１図にかいて、ゲート１は半導体基板２にメツシュ状
に不純物を拡散したのちエピタキシャル成長によって半
導体層３を形成して製造される。
に不純物を拡散したのちエピタキシャル成長によって半
導体層３を形成して製造される。
そして高周波化のためにゲート間隔を狭くしようとする
とエピタキシャル成長時のオートドーピングおよび拡散
によってゲートは拡がってチャンネルを形成しなくなる
ためにゲート間隔をあまり狭くすることはできない。
とエピタキシャル成長時のオートドーピングおよび拡散
によってゲートは拡がってチャンネルを形成しなくなる
ためにゲート間隔をあまり狭くすることはできない。
またゲート抵抗が大きいためにこの構造は低周波大電力
素子としては有用であるが高周波用には適していない。
素子としては有用であるが高周波用には適していない。
一方第２図に示す拡散ゲート構造はゲート４を拡散で形
成するために接合容量が大きい。
成するために接合容量が大きい。
またゲート間の間隔が数μ程度であるために、ゲート、
ソース５間が短絡しないようにソース電極を取シ出すこ
とが難かしい。
ソース５間が短絡しないようにソース電極を取シ出すこ
とが難かしい。
しかしゲートに金属電極を這わせることができるために
前記埋め込みゲート方式に比べると高周波用には適して
いるが、素子の面積の大部分をゲート部分が占めるため
にこの構造はやはり高周波用大電力素子には適しない。
前記埋め込みゲート方式に比べると高周波用には適して
いるが、素子の面積の大部分をゲート部分が占めるため
にこの構造はやはり高周波用大電力素子には適しない。
本発明は上記従来の縦型電界効果トランジスタの欠点を
改良し高周波大電力化を可能にする自己整合方式による
縦型電界効果トランジスタの製造方法を提供することを
目的とするものである。
改良し高周波大電力化を可能にする自己整合方式による
縦型電界効果トランジスタの製造方法を提供することを
目的とするものである。
次に本発明を一実施例の半導体装置の製造方法につき図
面参照して工程順に詳細に説明する。
面参照して工程順に詳細に説明する。
第３図にかいて１１は比抵抗が０．０１５Ω備の（１０
０）、Ｐ型シリコン基板、１２は１５Ω・備の比抵抗を
有する厚さ１０μのＰ型のエピタキシャル層である。
０）、Ｐ型シリコン基板、１２は１５Ω・備の比抵抗を
有する厚さ１０μのＰ型のエピタキシャル層である。
次に酸化膜（Ｓｉ０２）１３を７ｏｏｉ、窒化膜（Ｓｉ
３ＮＪ１４を１００ＯＸ順次積層形成し、周知の写真蝕
刻技術を用いてソース領域となる部分の窒化膜１４をプ
ラズマエツチング、釦よび酸化膜１３をＮＨ，Ｆでエツ
チング除去した。
３ＮＪ１４を１００ＯＸ順次積層形成し、周知の写真蝕
刻技術を用いてソース領域となる部分の窒化膜１４をプ
ラズマエツチング、釦よび酸化膜１３をＮＨ，Ｆでエツ
チング除去した。
この際ストライプ状のソース領域のパターンの方向を第
９図に示すように（１１１）面との接線方向から４５ず
らせた。
９図に示すように（１１１）面との接線方向から４５ず
らせた。
これはのちのアルカリエツチング液のエツチングレート
が（２１１）＞（１００）＞（１１１）の順に小さくな
りパターンの方向を（１１１）面との接線方向に合わせ
ると逆台形構造が得られにくいためである。
が（２１１）＞（１００）＞（１１１）の順に小さくな
りパターンの方向を（１１１）面との接線方向に合わせ
ると逆台形構造が得られにくいためである。
次に第４図で窒化膜１４、酸化膜１３をマスクとしてボ
ロンを１．５μ拡散しボロンの不純物濃度がＩ Ｘ １
０”個／ｃｉ：の拡散層１５を形成した。
ロンを１．５μ拡散しボロンの不純物濃度がＩ Ｘ １
０”個／ｃｉ：の拡散層１５を形成した。
次に、前記窒化膜をマスクにして選択酸化を施し１００
０℃で膜厚４０００芙の酸化膜１６（第５図）を形成し
たのち、プラズマエツチングによって窒化膜を、つづい
てＮＨ，Ｆによって酸化膜を除去して第５図に示す如く
なる。
０℃で膜厚４０００芙の酸化膜１６（第５図）を形成し
たのち、プラズマエツチングによって窒化膜を、つづい
てＮＨ，Ｆによって酸化膜を除去して第５図に示す如く
なる。
次に第１０図に示す如＜ＫＯＨの５Ｎ溶液中で基板を２
μエツチングした。
μエツチングした。
この際拡散層１５はこのエツチング液によってはほとん
どエツチングされない。
どエツチングされない。
次に酸化膜１６をマスクとしてリンＰを５Ｘ１０１５個
／フイオン注入し第６図に示す如くゲート領域１７を形
成した。
／フイオン注入し第６図に示す如くゲート領域１７を形
成した。
リンは凹所の低部にしか注入されない。
次に第７図に示す如く酸化膜１６を除去したのち、１０
００℃で基板を全面酸化し酸化膜をｚｏｏｏｉ形成した
。
００℃で基板を全面酸化し酸化膜をｚｏｏｏｉ形成した
。
次に基板に対して垂直方向からＡｒガスを用いたイオン
エツチングにより酸化膜のうち水平部分を除去した。
エツチングにより酸化膜のうち水平部分を除去した。
なか、上記エツチングによって側壁部の酸化膜１８は除
去されない。
去されない。
次にアル□ニウムを３０００矢、クロムを２００Ａ１銅
を５ｏｏｉ順次電子ビーム蒸着してソース電極１９、ゲ
ート電極２０を形成した。
を５ｏｏｉ順次電子ビーム蒸着してソース電極１９、ゲ
ート電極２０を形成した。
このとき前記電極は遊合型構造のためにソースとゲート
部分に自己整合的にパターニングされる。
部分に自己整合的にパターニングされる。
銅は後のめっきを容易にするために蒸着された。
ソースの島は相互に離れており接続する必要がある。
これは印加電圧１．２■で金めつきを施して達成された
。
。
ゲート層はソース層に比べて接合電圧だけ印加電圧が低
下するため、めっきはソースに対してだけ行なわれる。
下するため、めっきはソースに対してだけ行なわれる。
次に第８図についてめっき被着した金層２１の厚さは２
０μであり、ソース間の間隔は１μに比して充分大であ
るためにソースは相互に接続される。
０μであり、ソース間の間隔は１μに比して充分大であ
るためにソースは相互に接続される。
次に全体のソース領域に対応する面積のＮ＋のシリコン
片２２と金層２１とを熱圧着により接着した。
片２２と金層２１とを熱圧着により接着した。
金層２２とシリコン片２２は素子の熱抵抗を下げるのに
有効であった。
有効であった。
次に基板にドレイン電極をつげ素子を形成した。
以上はＮ−チャンネルについて説明したがＰ−チャンネ
ルについても同様に製造できることは明らかである。
ルについても同様に製造できることは明らかである。
また半導体基体もシリコンに限らず他の半導体でなるも
のも同様に適用できる。
のも同様に適用できる。
ただし基体が化合物半導体、一例のＧａＡｓは酸化膜を
生じ難いので実施例と異女る絶縁被膜の形成手段を施す
。
生じ難いので実施例と異女る絶縁被膜の形成手段を施す
。
上記本発明の製造方法によれば、写真蝕刻用のマスクは
１枚でよいためにマスクの製造の際にピッチずれ訟よび
合わせずれを考慮する必要がなく、非常に高密度のパタ
ーンのマスクを使用することができるために簡単に高周
波大電力素子を製造することができる顕著な利点がある
。
１枚でよいためにマスクの製造の際にピッチずれ訟よび
合わせずれを考慮する必要がなく、非常に高密度のパタ
ーンのマスクを使用することができるために簡単に高周
波大電力素子を製造することができる顕著な利点がある
。
第１図および第２図はいづれも従来の電界効果トランジ
スタを示す断面図、第３図から第８図までは本発明の一
実施例の製造方法を工程順に示すいづれも断面図、第９
図および第１０図は本発明の詳細な説明するための図で
ある。 な３図中同一符号は同一または相当部分を夫々示すもの
とする。 １１・・・・・・シリコン基板、１３，１６，１８・・
・・・・シリコン酸化膜、１４・・・・・・シリコン窒
化膜、１５・・・・・・拡散層、１９・・・・・・ソー
ス電極、２０・曲・ゲート電極、２２・・・・・・シリ
コン片（共通電極板）。
スタを示す断面図、第３図から第８図までは本発明の一
実施例の製造方法を工程順に示すいづれも断面図、第９
図および第１０図は本発明の詳細な説明するための図で
ある。 な３図中同一符号は同一または相当部分を夫々示すもの
とする。 １１・・・・・・シリコン基板、１３，１６，１８・・
・・・・シリコン酸化膜、１４・・・・・・シリコン窒
化膜、１５・・・・・・拡散層、１９・・・・・・ソー
ス電極、２０・曲・ゲート電極、２２・・・・・・シリ
コン片（共通電極板）。
Claims (1)
- １ 第１の導電型で（１００）の半導体基体の１主面に
（１１１）との接線方向から４５ずらした方向に形成さ
れた複数パターン状開孔を有する第１の薄層を形成する
工程と、前記薄層をマスクとしてこれら開孔から半導体
基体に拡散を施して第１導電型拡散層を形成する工程と
、前記第１の薄層をマスクとして第２の薄層を設けたの
ち第１の薄層を蝕刻除去する工程と、前記第２の薄層を
マスクにして半導体基体選択的に蝕刻して第１導電型拡
散層を遊合状に残し蝕刻部にイオン注入によって第２導
電型層を形成する工程と、前記第２の薄層を除去し全面
に酸化膜を形成したのち第１導電型拡散層と第２導電型
層の上部の酸化膜にイオンエツチングを施し露出面を形
成する工程と、前記各露出面に蒸着により金属電極を形
成する工程と、前記各第１導電型拡散層上面の金属電極
に対して共通電極板を電気的に接続する工程とを備えて
なる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3565576A JPS5854512B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3565576A JPS5854512B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52119188A JPS52119188A (en) | 1977-10-06 |
| JPS5854512B2 true JPS5854512B2 (ja) | 1983-12-05 |
Family
ID=12447881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3565576A Expired JPS5854512B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854512B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06137875A (ja) * | 1991-12-24 | 1994-05-20 | Sumitomo Electric Ind Ltd | 車載用光ファイバジャイロ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817242B2 (ja) * | 1993-01-29 | 1996-02-21 | 株式会社小電力高速通信研究所 | リセスゲート型静電誘導トランジスタ及びその製造方法 |
-
1976
- 1976-03-31 JP JP3565576A patent/JPS5854512B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06137875A (ja) * | 1991-12-24 | 1994-05-20 | Sumitomo Electric Ind Ltd | 車載用光ファイバジャイロ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52119188A (en) | 1977-10-06 |
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