JPS5880715A - 電流源回路 - Google Patents
電流源回路Info
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- JPS5880715A JPS5880715A JP56178163A JP17816381A JPS5880715A JP S5880715 A JPS5880715 A JP S5880715A JP 56178163 A JP56178163 A JP 56178163A JP 17816381 A JP17816381 A JP 17816381A JP S5880715 A JPS5880715 A JP S5880715A
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- 238000003199 nucleic acid amplification method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は入力電流に対する出力電流の比、つまシ増幅
率が容易に設定可能な電流源回路に関する。
率が容易に設定可能な電流源回路に関する。
従来、バイポーラＩＣで小電流をイυる回路としては第
１図に示すような米国省許Ｍ ３３２０４３９号の回路
がある。この回路で入力電流１１をちるん、この様にＩ
ＭΩ以上の抵抗を鞘′度良く実現することは現在のバイ
ボニラＩＣでは不可能である。
１図に示すような米国省許Ｍ ３３２０４３９号の回路
がある。この回路で入力電流１１をちるん、この様にＩ
ＭΩ以上の抵抗を鞘′度良く実現することは現在のバイ
ボニラＩＣでは不可能である。
まに１従来では第２図に示すように微少電流としてトラ
ンジスタのベース電流を利用する回路も知られている。
ンジスタのベース電流を利用する回路も知られている。
この回路でエミッタ電流■として１００μＡを流す場合
を塙えると、エミッタ接地電流増幅率β＝１００とじで
１μＡのべの電流は、β依存性が強いので精度が悪い。
を塙えると、エミッタ接地電流増幅率β＝１００とじで
１μＡのべの電流は、β依存性が強いので精度が悪い。
すなわち、現在のバイポーラＩＣ−Ｃは、この増幅率β
は１００〜５００程度の範囲で変動する。
は１００〜５００程度の範囲で変動する。
このように、μへ単位以下の微少な電流源Ｎ路を作るこ
とは、従来、バイポーラＩＣでは困難であった。
とは、従来、バイポーラＩＣでは困難であった。
そこで本発明者は以前に、バイポーラＩＣによってμＡ
単位以下の微少な電流を精度良く得ることができる電流
源回路を開発した。この回路は昭和５６年特許願第４５
０５０号に係る明細書で詳しく述べられているが、その
基本的な構成は第３図に示す通シである。この電か＋１
源回路は、面電位点＋（たとえば＋ＩＯＶ印加点）と低
電位点−（たとえばアース電位ＯＶ印加点）との間にノ
典次挿入される入力電流源■と２個のトランジスタＱ＞
−Ｑｔの他に２個のトランジスタＱａ 、Ｑ＜ と、
抵抗Ｒ８および入力電流源工の電流のｎ倍（ｎは正の整
数）の電流をトランジスタＱ、に流す電流源ｎＩを有し
ている。すなわち、上記入力電流源Ｉの一端は上記高電
位煮干ニ、他端はトランジスタＱ１のコレクターベース
相互結合点にそれぞれ結合され、トランジスタＱ２のコ
レクタ・ベース相互結合点は上記トランジスタＱユのエ
ミッタに、エミッタは上記低電位点−にそれぞれ結合さ
れる。さらにトランジスタＱ、のコレクタは上記高電位
煮干に、ベースは上記トランジスタＱ、のコレクターベ
ース相互結合点にそれぞれ結合され、エミッタは抵抗Ｒ
１および電流源ｎＩを直列に介して上記低電位点−に結
合される。また、トランジスタＱ４のコレクタは出力電
流ＩＯを得る電流出力端子ＯＵＴに、ベースは上記抵抗
Ｒ１と電流源ｎＩとの結合点に、エミッタは上記低電位
点−にそれぞれ結合される。そして上記トランジスタＱ
１〜Ｑ４のエミッタ面積をそれぞれｍｌ 。
単位以下の微少な電流を精度良く得ることができる電流
源回路を開発した。この回路は昭和５６年特許願第４５
０５０号に係る明細書で詳しく述べられているが、その
基本的な構成は第３図に示す通シである。この電か＋１
源回路は、面電位点＋（たとえば＋ＩＯＶ印加点）と低
電位点−（たとえばアース電位ＯＶ印加点）との間にノ
典次挿入される入力電流源■と２個のトランジスタＱ＞
−Ｑｔの他に２個のトランジスタＱａ 、Ｑ＜ と、
抵抗Ｒ８および入力電流源工の電流のｎ倍（ｎは正の整
数）の電流をトランジスタＱ、に流す電流源ｎＩを有し
ている。すなわち、上記入力電流源Ｉの一端は上記高電
位煮干ニ、他端はトランジスタＱ１のコレクターベース
相互結合点にそれぞれ結合され、トランジスタＱ２のコ
レクタ・ベース相互結合点は上記トランジスタＱユのエ
ミッタに、エミッタは上記低電位点−にそれぞれ結合さ
れる。さらにトランジスタＱ、のコレクタは上記高電位
煮干に、ベースは上記トランジスタＱ、のコレクターベ
ース相互結合点にそれぞれ結合され、エミッタは抵抗Ｒ
１および電流源ｎＩを直列に介して上記低電位点−に結
合される。また、トランジスタＱ４のコレクタは出力電
流ＩＯを得る電流出力端子ＯＵＴに、ベースは上記抵抗
Ｒ１と電流源ｎＩとの結合点に、エミッタは上記低電位
点−にそれぞれ結合される。そして上記トランジスタＱ
１〜Ｑ４のエミッタ面積をそれぞれｍｌ 。
５−
ｍＢ ＃ ｍａ ｌ ｍ４で表わすと、これらはｍ
ｘ＞ｍＢ ａ ｍ４ 、ｍ２ ＞ｍＢ ａ ｍ４に
設定され、たとえばトランジスタＱｓ−Ｑ＋のエミッタ
面積をＡ（ｍＢ ＝ｒｎ、 −１）とし、トランジ
スタＱｘ−Ｑｔのエミッタ面積をｍＡ（ｒｎｌ＝ｍ２−
ｍ）（ｍｈｏ）としている。
ｘ＞ｍＢ ａ ｍ４ 、ｍ２ ＞ｍＢ ａ ｍ４に
設定され、たとえばトランジスタＱｓ−Ｑ＋のエミッタ
面積をＡ（ｍＢ ＝ｒｎ、 −１）とし、トランジ
スタＱｘ−Ｑｔのエミッタ面積をｍＡ（ｒｎｌ＝ｍ２−
ｍ）（ｍｈｏ）としている。
このような回路において、各トランジスタのエミッタ接
地電流増幅率βが十分に太きいと仮定すると、トランジ
スタＱ８〜Ｑ４ ｓ抵抗Ｒ１のルーツ方程式は、 ＶＢｚＣＱｔ） ＋ＶＢｘ（Ｃｈ ） ＝Ｖ１１１（Ｑ
４） 十ｎ Ｉ ・ＲＪ十ｖ□（Ｑ、） ・・・
・・・（１）（タタしｖＢＥはトランジスタのベース・
エミッタ間電圧である。） となる。一方、トランジスタのベース−エミッタ間電圧
Ｖ□とコレクタ電流■。とけ次式で関係づけられる。
地電流増幅率βが十分に太きいと仮定すると、トランジ
スタＱ８〜Ｑ４ ｓ抵抗Ｒ１のルーツ方程式は、 ＶＢｚＣＱｔ） ＋ＶＢｘ（Ｃｈ ） ＝Ｖ１１１（Ｑ
４） 十ｎ Ｉ ・ＲＪ十ｖ□（Ｑ、） ・・・
・・・（１）（タタしｖＢＥはトランジスタのベース・
エミッタ間電圧である。） となる。一方、トランジスタのベース−エミッタ間電圧
Ｖ□とコレクタ電流■。とけ次式で関係づけられる。
ここで、■１は熱電圧、ｍはエミツタ面積比、６−
■８は逆バイアス飽和電流である。そして（２）式を上
記（１）式に代入すると次式が得られる。
記（１）式に代入すると次式が得られる。
−また、前記のように、ｎｌＩ＝ｍ２−Ｉｎ） ｍ３＝
１７１．＝＝ｌとしているので上ｔＬ１頁：１）弐わよ
、■ ２°ＶＴ°ｔｎｍ、工８ となる。したがって、上記（４）式を解いて出力電流Ｉ
０を求めると、 となる。この結果、トランジスタＱ４の出力電流ＩＯは
（５）式から各トランジスタのエミツタ面積比ｍＸ電流
源の電流比ｎおよび抵ｖ１．値Ｒ１で決定されることに
なシ、従来のように大きガ抵抗値の抵抗値が不要である
ので梨積回路化が容易であシ、バイポーラＩＣによって
０．１μＡの桁の微小電流を精度よく得ることができる
。まｆｃ抵抗Ｒ１の値を変えることによっで、出力′電
流■ｏの大きさを容易にＷ４整できる。
１７１．＝＝ｌとしているので上ｔＬ１頁：１）弐わよ
、■ ２°ＶＴ°ｔｎｍ、工８ となる。したがって、上記（４）式を解いて出力電流Ｉ
０を求めると、 となる。この結果、トランジスタＱ４の出力電流ＩＯは
（５）式から各トランジスタのエミツタ面積比ｍＸ電流
源の電流比ｎおよび抵ｖ１．値Ｒ１で決定されることに
なシ、従来のように大きガ抵抗値の抵抗値が不要である
ので梨積回路化が容易であシ、バイポーラＩＣによって
０．１μＡの桁の微小電流を精度よく得ることができる
。まｆｃ抵抗Ｒ１の値を変えることによっで、出力′電
流■ｏの大きさを容易にＷ４整できる。
ところが、この回路における入力電流に対する出力電流
の比、つま勺増幅率Ｇは上記（５）式よシ、 で示されるが、この増幅率Ｇの中には熱電圧ＶＴを含む
ため温度依存性があるという不都合がある。
の比、つま勺増幅率Ｇは上記（５）式よシ、 で示されるが、この増幅率Ｇの中には熱電圧ＶＴを含む
ため温度依存性があるという不都合がある。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、入力電流に対する出力
電波の比を容易にしかも自由に設定することが可能であ
るとともに、温度依存性のない出力電流を倚ることかで
きる電流源回路を提供することにある。
あシ、その目的とするところは、入力電流に対する出力
電波の比を容易にしかも自由に設定することが可能であ
るとともに、温度依存性のない出力電流を倚ることかで
きる電流源回路を提供することにある。
以下、図面を参照してこの発明の一実施例を説明する。
第４図はこの発明に係る電流源回路の構成図であシ、電
流の増幅率ＧがＧ（１の場合のものである。図において
ｎｐｎ形の第１のトランジスタＱｓｘのエミッタは低’
ｊｔＣ位点−（たとえばＯｖ＝第１電位点）に、コレク
タは入力電流■、なる電流源工□、を介して篩電位点＋
（′ｆｃとえば＋ｌ０Ｖ−第２電位点）にそわぞれ結合
サレル。ｎｐｎ形の第２のトランジスタＱＩ２のエミッ
タは低電位点−に結合され、またコレクタ・ベースは相
互に結合される。ｎｐｎ形の第３のトランジスタＱ１ｓ
のエミッタは抵抗値Ｒ目なる第１の抵抗Ｒ１□を介して
低電位点−に結合され、ベースは上記第２のトランジス
タＱＩ２のベースに結合され、この両トランジスタＱ１
□、Ｑ、３は第１のカレントミラー回路１１を構成して
いる。
流の増幅率ＧがＧ（１の場合のものである。図において
ｎｐｎ形の第１のトランジスタＱｓｘのエミッタは低’
ｊｔＣ位点−（たとえばＯｖ＝第１電位点）に、コレク
タは入力電流■、なる電流源工□、を介して篩電位点＋
（′ｆｃとえば＋ｌ０Ｖ−第２電位点）にそわぞれ結合
サレル。ｎｐｎ形の第２のトランジスタＱＩ２のエミッ
タは低電位点−に結合され、またコレクタ・ベースは相
互に結合される。ｎｐｎ形の第３のトランジスタＱ１ｓ
のエミッタは抵抗値Ｒ目なる第１の抵抗Ｒ１□を介して
低電位点−に結合され、ベースは上記第２のトランジス
タＱＩ２のベースに結合され、この両トランジスタＱ１
□、Ｑ、３は第１のカレントミラー回路１１を構成して
いる。
ｐｎｐ形の第４のトランジスタＱ１４のエミッタは高電
位煮干に、コレクタは上記第２のトランジスタＱｓｔの
コレクタにそれぞれ結合される。
位煮干に、コレクタは上記第２のトランジスタＱｓｔの
コレクタにそれぞれ結合される。
ｐｎｐ形の第５のトランジスタＱ１６のエミッタは９−
高電位煮干に結合され、またコレクタ会ベースは相互に
結合されてこの相互結合点は上記第４のトランジスタＱ
１４のベースに結合され、この両トランジスタＱ１４ｎ
Ｑｔｓは第２のカレントミラー回路１２を構成している
。ｎｐｎ形の第６のトランジスタＱｓａのコレクタは上
記第５のトランジスタＱ１５のコレクタに、ベースは上
ｔｆｅ第１のトランジスタＱ１□のコレクタに、エミッ
タは抵抗値Ｒ１１！なる第２の抵抗Ｒ１，を介して上記
第３のトランジスタのコレクタにそれぞれ結合される。
結合されてこの相互結合点は上記第４のトランジスタＱ
１４のベースに結合され、この両トランジスタＱ１４ｎ
Ｑｔｓは第２のカレントミラー回路１２を構成している
。ｎｐｎ形の第６のトランジスタＱｓａのコレクタは上
記第５のトランジスタＱ１５のコレクタに、ベースは上
ｔｆｅ第１のトランジスタＱ１□のコレクタに、エミッ
タは抵抗値Ｒ１１！なる第２の抵抗Ｒ１，を介して上記
第３のトランジスタのコレクタにそれぞれ結合される。
すなわち、トランジスタＱｒａのコレクタエミッタ回路
は、第５のトランジスタＱ□のコレクタおよび上記第３
のトランジスタｑｓｓのコレクタ間に挿入されている。
は、第５のトランジスタＱ□のコレクタおよび上記第３
のトランジスタｑｓｓのコレクタ間に挿入されている。
また、上記第１のトランジスタＱ＋、のベースは、上記
トランジスタＱｌｌｌのエミッタと抵抗Ｒｔｔとの結合
点に結合される。ｎｐｎ形の第７のトランジスタＱ□７
のコレクタは出力電流Ｉ。を得る出力端子ＯＵＴに、ベ
ースは抵抗Ｒ８，とトランジスタＱｌｉのコレクタとの
結合点に、エミッタは低電位点−にそれ１０− ぞれ結合される。したがって、上記第２の抵抗Ｒ４は上
記第６のトランジスタＱ工。のエミッタと上記第３のト
ランジスタＱｓｓのコレクタとの間の経路の途中に押入
されかつ上記第１と第７のトランジスタＱｔｔ ＋ Ｑ
ｔｔのベース相互間に挿入されることになる。そして上
記第２〜第５のトランジスタのうち第４．第５のトラン
ジスタＱ１ａ、ＱＩＢのエミッタ面積ｄ、等しく設定さ
れ、第３のトランジスタＱｔｓのエミッタ面積ｄ、トラ
ンノスタＱｓｔのｍ倍（ｍ＞１）に設定さｉＬる。
トランジスタＱｌｌｌのエミッタと抵抗Ｒｔｔとの結合
点に結合される。ｎｐｎ形の第７のトランジスタＱ□７
のコレクタは出力電流Ｉ。を得る出力端子ＯＵＴに、ベ
ースは抵抗Ｒ８，とトランジスタＱｌｉのコレクタとの
結合点に、エミッタは低電位点−にそれ１０− ぞれ結合される。したがって、上記第２の抵抗Ｒ４は上
記第６のトランジスタＱ工。のエミッタと上記第３のト
ランジスタＱｓｓのコレクタとの間の経路の途中に押入
されかつ上記第１と第７のトランジスタＱｔｔ ＋ Ｑ
ｔｔのベース相互間に挿入されることになる。そして上
記第２〜第５のトランジスタのうち第４．第５のトラン
ジスタＱ１ａ、ＱＩＢのエミッタ面積ｄ、等しく設定さ
れ、第３のトランジスタＱｔｓのエミッタ面積ｄ、トラ
ンノスタＱｓｔのｍ倍（ｍ＞１）に設定さｉＬる。
次に上記のようにＰ６成された回路の作用を説明する。
まず、第２のカレントミラー回路１２を構成する２個の
トランジスタＱ目＋Ｑ１５のエミッタ接地電流増幅率β
が十分に大きい場合には、カレントミラー回路１２０入
力電流である■１１はその出力電流■、と等しい。゛ま
た、トランジスタＱ１ｔ ｒ Ｑｌａ ｒ Ｑｘｙの各
βが十分に大きくそれらのベース電流が無′視できる相
手さいとすれハ、トランジスタＱ１ｓのコレクタ電流は
トランジスタＱ１ａのコレクタ電流に等しくＩｌｌとな
る。このとき、トランジスタＱ１ｇ＋Ｑｓａのベースは
相互に結合され、ベース電位が等しいために、トランジ
スタＱ１□のベース・エミッタ間電圧ＶＢＦ、（（ｈ□
）はトランジスタＱｓａのベースφエミッタ間電圧ｖｎ
Ｂ（Ｑｌｓ）と抵抗Ｒ１１における降下電圧Ｒ１１・■
１□との和に等しくなる。すなわち、ＶＢｙＨ（Ｑｓｘ
）＝ＶＢＩ、（Ｑｓｓ）＋Ｒｓ１・Ｉｔｔ ”・（７
）となる。そこで次に上記（７）式に前記（２）式に示
す能動領域でのトランジスタのＶＢＢと■。との関係を
代入すると次式が侍られる。
トランジスタＱ目＋Ｑ１５のエミッタ接地電流増幅率β
が十分に大きい場合には、カレントミラー回路１２０入
力電流である■１１はその出力電流■、と等しい。゛ま
た、トランジスタＱ１ｔ ｒ Ｑｌａ ｒ Ｑｘｙの各
βが十分に大きくそれらのベース電流が無′視できる相
手さいとすれハ、トランジスタＱ１ｓのコレクタ電流は
トランジスタＱ１ａのコレクタ電流に等しくＩｌｌとな
る。このとき、トランジスタＱ１ｇ＋Ｑｓａのベースは
相互に結合され、ベース電位が等しいために、トランジ
スタＱ１□のベース・エミッタ間電圧ＶＢＦ、（（ｈ□
）はトランジスタＱｓａのベースφエミッタ間電圧ｖｎ
Ｂ（Ｑｌｓ）と抵抗Ｒ１１における降下電圧Ｒ１１・■
１□との和に等しくなる。すなわち、ＶＢｙＨ（Ｑｓｘ
）＝ＶＢＩ、（Ｑｓｓ）＋Ｒｓ１・Ｉｔｔ ”・（７
）となる。そこで次に上記（７）式に前記（２）式に示
す能動領域でのトランジスタのＶＢＢと■。との関係を
代入すると次式が侍られる。
したかって、
が得られる。すなわち、トランジスタＱｓｓのコレクタ
には熱電圧ｖＴに比例する１！Ｌ流が得られる。
には熱電圧ｖＴに比例する１！Ｌ流が得られる。
上記電流ｉｔｓは抵抗Ｒ１ｍを流れ、′！また、トラン
ジスタＱｌｌのベース・エミッタ間電圧ＶＢＥ（Ｑｌ□
）はトランジスタＱ１？のベース中エミッタ間電圧Ｖ□
（Ｑ１？）と抵抗Ｒ１ｍにおける降下電圧Ｒｔｚ・’１
１との和に等しくなシ、ＶＢＢ（Ｑｔｔ ） ＝ＶＢｌ
（Ｑ１？ ） ＋Ｒｓ＊ ” Ｉｔｓ −（ＩＱとな
る。トランジスタ。１ｍのコレクタ’ｆＪｉ ｆｊ（ｆ
、 ｕ’１ｘｓ トランジスタＱＪ７のコレクタ亀流
１：Ｊ：、 Ｉ 。
ジスタＱｌｌのベース・エミッタ間電圧ＶＢＥ（Ｑｌ□
）はトランジスタＱ１？のベース中エミッタ間電圧Ｖ□
（Ｑ１？）と抵抗Ｒ１ｍにおける降下電圧Ｒｔｚ・’１
１との和に等しくなシ、ＶＢＢ（Ｑｔｔ ） ＝ＶＢｌ
（Ｑ１？ ） ＋Ｒｓ＊ ” Ｉｔｓ −（ＩＱとな
る。トランジスタ。１ｍのコレクタ’ｆＪｉ ｆｊ（ｆ
、 ｕ’１ｘｓ トランジスタＱＪ７のコレクタ亀流
１：Ｊ：、 Ｉ 。
であるから、上記ＱＱ式に前記（２ン式および（９）
：Ａ、を代入すると次式が傅られる。
：Ａ、を代入すると次式が傅られる。
上記０９式を整理して電流の増幅率Ｇを・求めると、と
なる。前記したようにｍａｌであるためにＧは１よシも
小さな値となる。また、上記（１り式で示めされるＧの
式には熱電圧ｖＴを含まず、しがもＧは２個の抵抗Ｒ１
１ｅＲ１２の抵抗比とトランジスタのエミツタ面積比ｍ
によってのみ決定され、バイポーラＩＣ内では同様の構
造の抵抗の１３一 温度係数は等しいため、Ｇは全く温度係数を持たない。
なる。前記したようにｍａｌであるためにＧは１よシも
小さな値となる。また、上記（１り式で示めされるＧの
式には熱電圧ｖＴを含まず、しがもＧは２個の抵抗Ｒ１
１ｅＲ１２の抵抗比とトランジスタのエミツタ面積比ｍ
によってのみ決定され、バイポーラＩＣ内では同様の構
造の抵抗の１３一 温度係数は等しいため、Ｇは全く温度係数を持たない。
しかも２個の抵抗Ｒ１１ｅ Ｒ１２の抵抗比およびトラ
ンジスタのエミツタ面積比は容易にかつ自由に設定可能
なため、出力電流ＩＯは極めて微小な値とすることがで
きる。
ンジスタのエミツタ面積比は容易にかつ自由に設定可能
なため、出力電流ＩＯは極めて微小な値とすることがで
きる。
′！また、この回路では起動を行なうための特別な回路
は不要である。つまシ、電源電位が与えられると自動的
に平衡状態に入ることができる。
は不要である。つまシ、電源電位が与えられると自動的
に平衡状態に入ることができる。
すなわち、電源電位が与えられると、入力電流’ＩＮに
よる電流がトランジスタＱｌａのベース拳エミッタ、ト
ランジスタＱ８１のベースもエミッタを通して流れる。
よる電流がトランジスタＱｌａのベース拳エミッタ、ト
ランジスタＱ８１のベースもエミッタを通して流れる。
このとき、トランジスタＱｌａのコレクタ電流が誘発さ
れこの電流がカレントミラー回路１２０入力電流となる
のでトランジスタＱ１４のコレクタ電流が流れることに
なる。さらに、トランジスタＱ１４のコレクタ電流はカ
レントミラー回路１１の入力電流となるため、トランジ
スタＱｔｓのコレクタ電流も流れ、この電流が再びトラ
ンジスタＱｓａへの入力電流となって、トランジスタＱ
１ｍ−）シンジスタ１４− Ｑ１０−）ランジスタＱ、２−トランジスタＱ８．−ト
ランジスタＱ１！なる一つのループが完成する。
れこの電流がカレントミラー回路１２０入力電流となる
のでトランジスタＱ１４のコレクタ電流が流れることに
なる。さらに、トランジスタＱ１４のコレクタ電流はカ
レントミラー回路１１の入力電流となるため、トランジ
スタＱｔｓのコレクタ電流も流れ、この電流が再びトラ
ンジスタＱｓａへの入力電流となって、トランジスタＱ
１ｍ−）シンジスタ１４− Ｑ１０−）ランジスタＱ、２−トランジスタＱ８．−ト
ランジスタＱ１！なる一つのループが完成する。
そして、このループで電流１１□ＩＩ、□が次められる
と、トランジスタＱ□のベース・エミッタ電圧が決゛ま
るので、一定の出力電流ＩＯが借られる。このように、
特別な起動回Ｐ？を用いずとも回路の起動が行なえる。
と、トランジスタＱ□のベース・エミッタ電圧が決゛ま
るので、一定の出力電流ＩＯが借られる。このように、
特別な起動回Ｐ？を用いずとも回路の起動が行なえる。
第５図は上記実施例回路にあ・いて、トランジスタのエ
ミツタ面積比を２、抵抗Ｒ１１ｙＲ１２の俗値を１７９
Ω、５９４Ωとしかつ縄電位煮干の電位、すなわち電源
電圧を＋５ｖに、低電位点−の電位を０■にそれぞれ設
定し７てＩ、□＝■１□牛１００μＡとし、入力電流’
ＩＮをＯ〜１００μＡの範囲で変化させた場合の出力電
画：ｌｏ（μＡ）の変化を示す入出力’ｔｂ訛特性図で
ある。この特性図から分かるように増幅率Ｇは設足値で
ある１／１０から少しずれて１／′７となっているが、
直巌性は極めて良い。
ミツタ面積比を２、抵抗Ｒ１１ｙＲ１２の俗値を１７９
Ω、５９４Ωとしかつ縄電位煮干の電位、すなわち電源
電圧を＋５ｖに、低電位点−の電位を０■にそれぞれ設
定し７てＩ、□＝■１□牛１００μＡとし、入力電流’
ＩＮをＯ〜１００μＡの範囲で変化させた場合の出力電
画：ｌｏ（μＡ）の変化を示す入出力’ｔｂ訛特性図で
ある。この特性図から分かるように増幅率Ｇは設足値で
ある１／１０から少しずれて１／′７となっているが、
直巌性は極めて良い。
第６図ないし第８図はそれぞれとのつ６１町を上記と間
係にＧ＜１の電流源回路に実施した場合の構成図である
。第６図に示す回路では前記第１ （Ｄ ’ＪＪＬ 抗
Ｒｔ ｌを第２のトランジスタＱ１□のエミッタと低電
位点−との間に挿入するようにしたものであシ、との場
合には第４．第５のトランジスタＱ１４＃ＱＩ５のエミ
ッタ面杉ｔが等しく設定され、第２のトランジスタＱ＋
ｉのエミッタ面積がトランジスタＱ１ｓのｍ倍に設定さ
れる。
係にＧ＜１の電流源回路に実施した場合の構成図である
。第６図に示す回路では前記第１ （Ｄ ’ＪＪＬ 抗
Ｒｔ ｌを第２のトランジスタＱ１□のエミッタと低電
位点−との間に挿入するようにしたものであシ、との場
合には第４．第５のトランジスタＱ１４＃ＱＩ５のエミ
ッタ面杉ｔが等しく設定され、第２のトランジスタＱ＋
ｉのエミッタ面積がトランジスタＱ１ｓのｍ倍に設定さ
れる。
このような回路ではトランジスタＱ１□、Ｑ１．ｌのコ
レクタ電流が等しく前記（９）式が成立するので、Ｇは
全く温度係数を持たない。
レクタ電流が等しく前記（９）式が成立するので、Ｇは
全く温度係数を持たない。
第７図に示す回路では前記第ｌの抵抗Ｒ１１を第４のト
ランジスタＱ目のエミッタと高電位煮干との間に挿入す
るようにしたものであシ、この場合には第２．第３のト
ランジスタＱ１□。
ランジスタＱ目のエミッタと高電位煮干との間に挿入す
るようにしたものであシ、この場合には第２．第３のト
ランジスタＱ１□。
ＱＣｓのエミッタ面積が等しく設定され、第４のトラン
ジスタＱ１４のエミッタ面積がトランジスタＱＩＩｌの
ｍ倍に設定される。この回路でもトランジスタＱ、〜Ｑ
ｌ１１の各コレクタ電流が等しく前記（９）式が成立す
るので、Ｇは全く温度係数を持たない。なお、前記抵抗
Ｒ１１は第５のトランジスタＱ１５のエミッタと高電位
煮干との間に挿入するようにしてもよく、この場合には
第５のトランジスタＱｌｌのエミッタ田１積をトランジ
スタＱ１４のエミッタ面積のｍ倍に設定すればよい。
ジスタＱ１４のエミッタ面積がトランジスタＱＩＩｌの
ｍ倍に設定される。この回路でもトランジスタＱ、〜Ｑ
ｌ１１の各コレクタ電流が等しく前記（９）式が成立す
るので、Ｇは全く温度係数を持たない。なお、前記抵抗
Ｒ１１は第５のトランジスタＱ１５のエミッタと高電位
煮干との間に挿入するようにしてもよく、この場合には
第５のトランジスタＱｌｌのエミッタ田１積をトランジ
スタＱ１４のエミッタ面積のｍ倍に設定すればよい。
第８図に示す回路では第１．第２のカレントミラー回路
１１．１２およびトランジスタＱｌ１１それぞれにおけ
る、ベース電流によるコレクタ電流の誤差を補正するた
めにｎｐｎ形のトランジスタＱｔｓｓＱｔｏおよびｐｎ
ｐ形のトランジスタＱ＋＋ｏｆ：追加するようにしたも
のである。すなわち、第１のカレントミラー回路１ノで
はトランジスタロ１宜のコレクタ・ベースを相互に結合
する代シに、この間にコレクタが高′屯位煮干に結合さ
れたトランジスタＱｌｌｌのベース・エミッタ回路を挿
入し、第２のカレントミラー回路１２ではトランジスタ
Ｑｓｓのコレクタ・ベースを相互に結合する代シに、こ
の間にコレクタが低電位点に結合されたトランジスタＱ
ｓｏのベース・エミッタ回路を挿入し、さらにトランジ
スタＱ＞ａではそのベースを直接トランジスタＱｌｌの
１７− コレクタに結合する代シに、この間にコレクタカ前記ト
ランジスタＱ１．のコレクタに結合されたトランジスタ
Ｑ１９のベース１１４７２回路を挿入するようにしたも
のである。
１１．１２およびトランジスタＱｌ１１それぞれにおけ
る、ベース電流によるコレクタ電流の誤差を補正するた
めにｎｐｎ形のトランジスタＱｔｓｓＱｔｏおよびｐｎ
ｐ形のトランジスタＱ＋＋ｏｆ：追加するようにしたも
のである。すなわち、第１のカレントミラー回路１ノで
はトランジスタロ１宜のコレクタ・ベースを相互に結合
する代シに、この間にコレクタが高′屯位煮干に結合さ
れたトランジスタＱｌｌｌのベース・エミッタ回路を挿
入し、第２のカレントミラー回路１２ではトランジスタ
Ｑｓｓのコレクタ・ベースを相互に結合する代シに、こ
の間にコレクタが低電位点に結合されたトランジスタＱ
ｓｏのベース・エミッタ回路を挿入し、さらにトランジ
スタＱ＞ａではそのベースを直接トランジスタＱｌｌの
１７− コレクタに結合する代シに、この間にコレクタカ前記ト
ランジスタＱ１．のコレクタに結合されたトランジスタ
Ｑ１９のベース１１４７２回路を挿入するようにしたも
のである。
第９図および第１Ｏ図はそれぞれこの発明をＧ＞１の電
流源回路に実施した場合の構成図である。第９図の回路
では前記第４図に示すＧ〈１の回路中の第７のトランジ
スタＱ＋？のベースヲ抵抗Ｒ１１とトランジスタＱｔａ
のエミッタとの結合点に結合し、第１のトランジスタＱ
ｓｓのペースｆ抵抗Ｒ１ｔ ト）ランジスタＱｔａのコ
レクタとの結合点に結合するようにしたものである。
流源回路に実施した場合の構成図である。第９図の回路
では前記第４図に示すＧ〈１の回路中の第７のトランジ
スタＱ＋？のベースヲ抵抗Ｒ１１とトランジスタＱｔａ
のエミッタとの結合点に結合し、第１のトランジスタＱ
ｓｓのペースｆ抵抗Ｒ１ｔ ト）ランジスタＱｔａのコ
レクタとの結合点に結合するようにしたものである。
この回路において前記００式に相当するものは、ＶＢＩ
（Ｑｌｌ） ＋Ｒ＋ｘ ・１１１＝ＶＢＩ（Ｑｌ？）
・＝Ｄ’４となシ、また前記◇９式に相当するものは
、となる。そして上記０り式を整理して電流の増幅率Ｇ
を求めると、 １８− となシ、１よシ大きな増幅率か得られる。そして、この
場合にもＧは全く温度体重を持たず、出力電流ＩＯは２
個の抵抗Ｉｔ 、□、Ｒ１，の抵抗比およびトランジス
タのエミッタ面積比の設定により、容易にかつ自由に設
定することができる。
（Ｑｌｌ） ＋Ｒ＋ｘ ・１１１＝ＶＢＩ（Ｑｌ？）
・＝Ｄ’４となシ、また前記◇９式に相当するものは
、となる。そして上記０り式を整理して電流の増幅率Ｇ
を求めると、 １８− となシ、１よシ大きな増幅率か得られる。そして、この
場合にもＧは全く温度体重を持たず、出力電流ＩＯは２
個の抵抗Ｉｔ 、□、Ｒ１，の抵抗比およびトランジス
タのエミッタ面積比の設定により、容易にかつ自由に設
定することができる。
第１０図に示す回路は前記第８図の回路と同様に、Ｇ〉
１の回路で第１．第２のカレントミラー回路１１．１２
およびトランジスタＱｓａそれぞれにおける、ベース電
流によるコレクタ’ｉ＝Ｍ流の誤差を補正するために、
ｎｐｎ形のトランジスタＱｓ＋＋５Ｑｔｏおよびｐｎｐ
形のトランジスタＱｔｔ會追加するようにしたものであ
る。なお、この回路の賜金には紀４のトランジスタＱ１
４のペース・コレクタ間が相互に結合されていて、この
品合点と第２のトランジスタＱ１２のコレクタトの間に
ベースが第５のトランジスタＱ１ｍのコレクタに結合さ
れたトランジスタＱ２１のエミッタ・コレクタ回路が挿
入される。
１の回路で第１．第２のカレントミラー回路１１．１２
およびトランジスタＱｓａそれぞれにおける、ベース電
流によるコレクタ’ｉ＝Ｍ流の誤差を補正するために、
ｎｐｎ形のトランジスタＱｓ＋＋５Ｑｔｏおよびｐｎｐ
形のトランジスタＱｔｔ會追加するようにしたものであ
る。なお、この回路の賜金には紀４のトランジスタＱ１
４のペース・コレクタ間が相互に結合されていて、この
品合点と第２のトランジスタＱ１２のコレクタトの間に
ベースが第５のトランジスタＱ１ｍのコレクタに結合さ
れたトランジスタＱ２１のエミッタ・コレクタ回路が挿
入される。
この発明は上記実施例に限定されるものではなく、たと
えば第９図のＧ＞１なる′電流源回路においでも第６図
、第７１ン１回に１等とＩＷＪ様に、第１の抵抗Ｒ１ｍ
の伸入個り丁を変えてもよい。
えば第９図のＧ＞１なる′電流源回路においでも第６図
、第７１ン１回に１等とＩＷＪ様に、第１の抵抗Ｒ１ｍ
の伸入個り丁を変えてもよい。
以上説明したようにこの発明によれは、入力電流に対す
る出力電流の比を容易にしかも自由に設定することが可
能であるとともに、温度依存性のない出力電流谷−得る
ことができる電流源回路全提供することができる。
る出力電流の比を容易にしかも自由に設定することが可
能であるとともに、温度依存性のない出力電流谷−得る
ことができる電流源回路全提供することができる。
第１図および第２図はそれぞれ従来の′電流源回路の構
成図、第３図はこの発明の途中の過程で開発された電流
源回路の構成図、第４図はこの発明の一実施例の回路構
成図、第５図は上記実施例回路の入出力′電流も一性図
、第６図ないし第１０図はそれぞれこの発明の他の冥州
例の回路構成図である。 Ｑｓｓａ Ｑｔｔ＋ Ｑ１３１ Ｑ１６１ Ｑ１？Ｉ
Ｑｌａｓ ＱｌＧ”’ ｎｐｎ形のトランジスタＸＱ１
４ ｚ Ｑ■ｒ Ｑｚｏ ＊Ｑ□・・・ｐｎｐ形のトラ
ンジスタ、Ｒ１１＋ Ｒ１！・・・抵抗、１１Ｎ・・・
入力゛電流源、１１．１２・・・カレントミラー回路。 出順人代理人 弁理士 鈴 江 武 彦−２１−・ 第１図 慎２・す 第３図 第４図 第５＠ ＩＩＮ 第６図 □ 第７図 第９図 手 第１０図
成図、第３図はこの発明の途中の過程で開発された電流
源回路の構成図、第４図はこの発明の一実施例の回路構
成図、第５図は上記実施例回路の入出力′電流も一性図
、第６図ないし第１０図はそれぞれこの発明の他の冥州
例の回路構成図である。 Ｑｓｓａ Ｑｔｔ＋ Ｑ１３１ Ｑ１６１ Ｑ１？Ｉ
Ｑｌａｓ ＱｌＧ”’ ｎｐｎ形のトランジスタＸＱ１
４ ｚ Ｑ■ｒ Ｑｚｏ ＊Ｑ□・・・ｐｎｐ形のトラ
ンジスタ、Ｒ１１＋ Ｒ１！・・・抵抗、１１Ｎ・・・
入力゛電流源、１１．１２・・・カレントミラー回路。 出順人代理人 弁理士 鈴 江 武 彦−２１−・ 第１図 慎２・す 第３図 第４図 第５＠ ＩＩＮ 第６図 □ 第７図 第９図 手 第１０図
Claims (1)
- エミッタが第１電位点に結合されるとともにコレクタが
入力電流源を介して第２電位点に結合される一方極性の
第１のトランジスタと、エミッタが第１電位点に結合さ
れる一方極性の第２のトランジスタと、エミッタが第１
′ｔ４を位点に結合されるとともにベースが上記第２の
トランジスタのベースに結合され、この第２のトランジ
スタとともに第１のカレントミラー回路を構成する一方
極性の第３のトランジスタと、エミッタが第２電位点に
結合されるとともにコレクタが上記第２のトランジスタ
のコレクタに結合される他方極性の第４のトランジスタ
と、エミッタが第２電位点に結合されるとともにベース
が上記第４のトランジスタのベースに結合され、この第
４のトランジスタとともに第２のカレントミラー回路を
構成する他方極性の第５のトランジスタと、コレクタ・
エミッタ回路が上記第５のトランジスタのコレクタおよ
び上記第３のトランジスタのコレクタ間に挿入され、ベ
ースが上記第１のトランジスタのコレクタに結合される
一方極性の第６のトランジスタと、上記第２ないし第５
のトランジスタのうちのいずれか一つのエミッタと第１
電位点あるいは第２を位点との間に挿入される第１の抵
抗と、上記第１のトランジスタのベースを上記第６のト
ランジスタのエミッタと第３のトランジスタのコレクタ
との間の経路の途中に結合し、エミッタが第１電位点に
、コレクタが出力電流を得る出力端子に、ベースが上記
第６のトランジスタのエミッタと第３のトランジスタの
コレクタとの間の経路の途中にそれぞれ結合される一方
極性の第７のトランジスタと、上記第６のトランジスタ
のエミッタと第３のトランジスタのコレクタとの間の経
路の途中に挿入されかつ上記第１と第７のトランジスタ
のベース相互間にｈＩ入される第２の抵抗とを具備し、
上記第２ないし第５のトランジスタのうちエミッタと第
１電位点あるいは第２電位点との間に上記第１の抵抗が
挿入されたもののエミッタ面積と他の３個のトランジス
タのエミッタ面積との面なｔ比および上記第１、第２の
抵抗の抵抗比に応じた出力屯カ１１を上記出力端子から
得るようにしたことを％徴とする電θ１を源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178163A JPS5880715A (ja) | 1981-11-06 | 1981-11-06 | 電流源回路 |
| US06/414,911 US4507573A (en) | 1981-11-06 | 1982-09-03 | Current source circuit for producing a small value output current proportional to an input current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178163A JPS5880715A (ja) | 1981-11-06 | 1981-11-06 | 電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880715A true JPS5880715A (ja) | 1983-05-14 |
| JPH0149963B2 JPH0149963B2 (ja) | 1989-10-26 |
Family
ID=16043717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178163A Granted JPS5880715A (ja) | 1981-11-06 | 1981-11-06 | 電流源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4507573A (ja) |
| JP (1) | JPS5880715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4528496A (en) * | 1983-06-23 | 1985-07-09 | National Semiconductor Corporation | Current supply for use in low voltage IC devices |
| JPS61160121A (ja) * | 1984-12-31 | 1986-07-19 | Rohm Co Ltd | 定電流回路 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4591739A (en) * | 1982-11-26 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Impedance conversion circuit |
| CA1208314A (en) * | 1984-10-09 | 1986-07-22 | William A. Cole | Buffer circuit suitable for low voltage operation |
| US4656374A (en) * | 1985-06-17 | 1987-04-07 | National Semiconductor Corporation | CMOS low-power TTL-compatible input buffer |
| DE3545039A1 (de) * | 1985-12-19 | 1987-07-02 | Sgs Halbleiterbauelemente Gmbh | Spannungsbegrenzungsschaltung |
| DE3642167A1 (de) * | 1986-12-10 | 1988-06-30 | Philips Patentverwaltung | Stromspiegelschaltung |
| US4879506A (en) * | 1988-08-02 | 1989-11-07 | Motorola, Inc. | Shunt regulator |
| EP0355906B1 (en) * | 1988-08-19 | 1993-11-03 | Koninklijke Philips Electronics N.V. | Voltage-to-current converters |
| US4994758A (en) * | 1989-12-15 | 1991-02-19 | Motorola, Inc. | Alpha enhancement of a transistor using base current feedback to the emitter |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5530386A (en) * | 1993-11-24 | 1996-06-25 | National Semiconductor Corporation | Storage charge reduction circuit for bipolar input/output devices |
| US5469104A (en) * | 1994-03-28 | 1995-11-21 | Elantec, Inc. | Active folded cascode |
| FR2733098B1 (fr) * | 1995-04-11 | 1997-07-04 | Sgs Thomson Microelectronics | Amplificateur de courant |
| JP3039611B2 (ja) * | 1995-05-26 | 2000-05-08 | 日本電気株式会社 | カレントミラー回路 |
| US5923212A (en) * | 1997-05-12 | 1999-07-13 | Philips Electronics North America Corporation | Bias generator for a low current divider |
| FR2769103B1 (fr) * | 1997-09-30 | 2000-11-17 | Sgs Thomson Microelectronics | Source de polarisation independante de sa tension d'alimentation |
| US6326836B1 (en) * | 1999-09-29 | 2001-12-04 | Agilent Technologies, Inc. | Isolated reference bias generator with reduced error due to parasitics |
| US6677807B1 (en) * | 1999-11-05 | 2004-01-13 | Analog Devices, Inc. | Current mirror replica biasing system |
| US6407615B2 (en) * | 2000-04-14 | 2002-06-18 | Motorola, Inc. | Temperature compensation circuit and method of compensating |
| DE102006043452A1 (de) * | 2005-09-30 | 2007-04-19 | Texas Instruments Deutschland Gmbh | Referenzstromquelle |
| US8760216B2 (en) | 2009-06-09 | 2014-06-24 | Analog Devices, Inc. | Reference voltage generators for integrated circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7316556A (nl) * | 1973-12-04 | 1975-06-06 | Philips Nv | Stroomstabilisatieschakeling. |
| US3936725A (en) * | 1974-08-15 | 1976-02-03 | Bell Telephone Laboratories, Incorporated | Current mirrors |
| US4323854A (en) * | 1980-01-30 | 1982-04-06 | Control Data Corporation | Temperature compensated current source |
| US4350904A (en) * | 1980-09-22 | 1982-09-21 | Bell Telephone Laboratories, Incorporated | Current source with modified temperature coefficient |
| US4414502A (en) * | 1981-07-20 | 1983-11-08 | Advanced Micro Devices, Inc. | Current source circuit |
| US4435678A (en) * | 1982-02-26 | 1984-03-06 | Motorola, Inc. | Low voltage precision current source |
-
1981
- 1981-11-06 JP JP56178163A patent/JPS5880715A/ja active Granted
-
1982
- 1982-09-03 US US06/414,911 patent/US4507573A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4528496A (en) * | 1983-06-23 | 1985-07-09 | National Semiconductor Corporation | Current supply for use in low voltage IC devices |
| JPS61160121A (ja) * | 1984-12-31 | 1986-07-19 | Rohm Co Ltd | 定電流回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4507573A (en) | 1985-03-26 |
| JPH0149963B2 (ja) | 1989-10-26 |
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