JPS5845194B2 - 超伝導集積回路およびその製法 - Google Patents
超伝導集積回路およびその製法Info
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- JPS5845194B2 JPS5845194B2 JP55094808A JP9480880A JPS5845194B2 JP S5845194 B2 JPS5845194 B2 JP S5845194B2 JP 55094808 A JP55094808 A JP 55094808A JP 9480880 A JP9480880 A JP 9480880A JP S5845194 B2 JPS5845194 B2 JP S5845194B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
本発明は表面の凹凸を生じないで素子の電極パターン、
配線パターン等を形成することにより、必要な層数だけ
回路を積層した超伝導集積回路およびその製法に関する
ものである。
配線パターン等を形成することにより、必要な層数だけ
回路を積層した超伝導集積回路およびその製法に関する
ものである。
従来のI Cはトランジスタを一平面にのみ配列し、配
線層もたかだか3層迄である。
線層もたかだか3層迄である。
このため素子の集積度を増大させるには回路全体の微細
化が唯一の手段である。
化が唯一の手段である。
このため細線化による配線抵抗増大が生じ、伝搬遅延時
間の増加をもたらす。
間の増加をもたらす。
第1図はジョセフソン接合素子の基本形を示したもので
、超伝導電極4と8は薄いトンネル障壁層6をはさんで
接合している。
、超伝導電極4と8は薄いトンネル障壁層6をはさんで
接合している。
制御線11の作る磁界によって、この特性は変化をうけ
スイッチ動作を行わせることができる。
スイッチ動作を行わせることができる。
この素子は消費電力が数10PJと小さいため、高密度
に回路を集積することが可能で、トランジスタの場合と
異なり素子を多層に積み重ねても充分冷却できる。
に回路を集積することが可能で、トランジスタの場合と
異なり素子を多層に積み重ねても充分冷却できる。
しかし、Si−上のり、SHの技術をそのまま用いると
表面に凹凸が生じ、多層化をはかることは難かしくなる
。
表面に凹凸が生じ、多層化をはかることは難かしくなる
。
第2図は従来の薄膜技術により第1図の素子を基板上に
形成した場合の断面を示したものである。
形成した場合の断面を示したものである。
第1図と異なり電極8と11の間はSiO□などの絶縁
体で埋められるが、5102の膜は下にパターンがある
所とそうでない所で高さが異なり、従って表面lこ門凸
が生ずる。
体で埋められるが、5102の膜は下にパターンがある
所とそうでない所で高さが異なり、従って表面lこ門凸
が生ずる。
この凹凸は層数が多くなると累積され、益々ひどくなる
。
。
配線パターンのみでなく、層間を結ぶスルホールのよう
なものも凹凸の原因となる。
なものも凹凸の原因となる。
これらの凹凸は素子、配線の形成を困難にするのみでな
く断線故障の原因となる。
く断線故障の原因となる。
本発明は配線や層間接続(従来のスルホール)によって
生ずる各層表向の凹凸をなくシ、ジョセフソン接合素子
を何階にも積み重ねることが出来る集積回路形成法を提
供することを目的とする。
生ずる各層表向の凹凸をなくシ、ジョセフソン接合素子
を何階にも積み重ねることが出来る集積回路形成法を提
供することを目的とする。
そのため、蒸着膜がレーザアニールで絶縁体から超伝導
体に変化する酸化物材料を用い、レジストを用いる工程
を含まないで配線層間接続を行うことを特徴とする。
体に変化する酸化物材料を用い、レジストを用いる工程
を含まないで配線層間接続を行うことを特徴とする。
第3図は本発明におけるレーザアニールを行ったBap
bO,75B’0.2503およびL i T 120
4の極低温での抵抗率の温度変化を示す。
bO,75B’0.2503およびL i T 120
4の極低温での抵抗率の温度変化を示す。
倒れの物質も蒸着したアモルファス膜はIMΩmυ、土
の絶縁体である。
の絶縁体である。
YAGレーザのビート径20μm1走査速度1CrfL
/秒でパワーを変えBapbQ、75 Bi o、25
03膜(厚さ4000X)に照射した結果が第3図Aで
、10Wのとき膜全体が超伝導体になり約10°にで転
移する。
/秒でパワーを変えBapbQ、75 Bi o、25
03膜(厚さ4000X)に照射した結果が第3図Aで
、10Wのとき膜全体が超伝導体になり約10°にで転
移する。
7Wのときは34’にで超伝導になるが、42°にでは
常伝導体である。
常伝導体である。
これは適当な形状にすると抵抗として使用できる。
同じ<LiTi2O4膜(厚さ3500A)?こ照則し
た結果が第3図Bであり、8Wで膜全体が超伝導体(こ
なり約11.5°にで移転する。
た結果が第3図Bであり、8Wで膜全体が超伝導体(こ
なり約11.5°にで移転する。
5.5Wでは半導体になる。
後の場合は抵抗として使用できる。BaPb1 、Bi
x03は0.05<X < 0.3の範囲で超伝導にな
るが、Xが0,25で最大の転移温度を示し、Xがこの
値からずれるとこの温度は下る。
x03は0.05<X < 0.3の範囲で超伝導にな
るが、Xが0,25で最大の転移温度を示し、Xがこの
値からずれるとこの温度は下る。
Li(x+x)”1(2−X)04は−0,2りX <
0.3で約12°にの超伝導転移をする。
0.3で約12°にの超伝導転移をする。
超電動になるために充分なレーザパワーは両材料ともX
値に依存しない0 本発明の実施例を第4図に基づいて説明する。
値に依存しない0 本発明の実施例を第4図に基づいて説明する。
シリコン(Si)またはアルミナ(A1203)などの
基板1の上に組成物のB a P b + −x B
lx O3(0,05<x <0.30 )またはL
I (t+x)T I (2−4)04 (0,2<X
<0.3 )を3000〜5000A厚に蒸着して絶縁
体層3を形成する。
基板1の上に組成物のB a P b + −x B
lx O3(0,05<x <0.30 )またはL
I (t+x)T I (2−4)04 (0,2<X
<0.3 )を3000〜5000A厚に蒸着して絶縁
体層3を形成する。
これらの組成物材料は基板温度を常温(こして蒸着する
とアモルファスになるが、レーザアニール番こより上記
のように超伝導体又は半導体(抵抗体)にすることがで
きる。
とアモルファスになるが、レーザアニール番こより上記
のように超伝導体又は半導体(抵抗体)にすることがで
きる。
このような方法で先づレファランス層2を形成する。
1.・−ザの照射条件は第3図と同じパワー密度と走査
速度である。
速度である。
レファランス層2内にクリアランスを設けるときは適当
なパターンのマスクを用いる。
なパターンのマスクを用いる。
上記組成物を用いて層3のアモルファス膜約1μmを蒸
着し、レーザアニールで電極4および配線4′を形成す
る。
着し、レーザアニールで電極4および配線4′を形成す
る。
この場合、超伝導体の厚さは数100OAでよいから毛
査時間を早くしてよい。
査時間を早くしてよい。
20μm以下のパターンでは適当なパターンをもったマ
スクを用いる。
スクを用いる。
層2と4および4′とはストjツブ線路を構成する。
B a P b 1− x B lx 03の場合は本
出願人の特許54−143126によりトンネル障壁層
6としてBa5n03(厚さ1.0〜30A)。
出願人の特許54−143126によりトンネル障壁層
6としてBa5n03(厚さ1.0〜30A)。
SrP bl −XB l x03 (0,05りx
<0.3) (100〜300A)を蒸着する。
<0.3) (100〜300A)を蒸着する。
L+ 6 +X )”(2x)04の場合はL iの過
剰な■、!(1+x4−a)Ti(2−x)04(1+
X十α>0.33.厚さ10〜30A)を蒸する。
剰な■、!(1+x4−a)Ti(2−x)04(1+
X十α>0.33.厚さ10〜30A)を蒸する。
後者については本出願人の特許5416456Hこ詳述
されている。
されている。
トンネル障壁の両側の超伝導電極の表面に他の物質が付
着して汚れていると正常なジョセフソン接合が形成され
ないので、層6を形成する@に真空中で下層3の表面を
クリーニングし、直ちσこ層6を蒸着し、引続き同じ真
空中でBaPb(1−x)Bix03又はLi(1+x
)Ti(2−X )Q3を蒸着して、3000〜500
0A厚の絶縁体層7を形成する。
着して汚れていると正常なジョセフソン接合が形成され
ないので、層6を形成する@に真空中で下層3の表面を
クリーニングし、直ちσこ層6を蒸着し、引続き同じ真
空中でBaPb(1−x)Bix03又はLi(1+x
)Ti(2−X )Q3を蒸着して、3000〜500
0A厚の絶縁体層7を形成する。
真空から取出し、層7の1/−ザアニールにより、ジョ
セフソン接合上部電極8、配線8′、層間接続9等を形
成する。
セフソン接合上部電極8、配線8′、層間接続9等を形
成する。
層間接続のパターンは丸い点の配列なのでマスクを通し
てレーザを照射して形成する。
てレーザを照射して形成する。
層10を上記組成物を用いて11zm程度蒸着形成し、
レーザアニールGこより制御線11、配線および層間接
続12を形成する。
レーザアニールGこより制御線11、配線および層間接
続12を形成する。
同じく層13を上記組成物を用いて1−μm程度蒸着形
威し、層間接続14をレーザアニールlこより形成する
。
威し、層間接続14をレーザアニールlこより形成する
。
層間接続には配線より照射時間を長くシ、十層迭超伝導
体でつながるよう注意が必要である。
体でつながるよう注意が必要である。
上部との電磁的遮へいのためレーザアニールによりl/
ソファンス2を層13中に設ける。
ソファンス2を層13中に設ける。
以上で配線4′と層間接続9の間Oこジョセフソン接合
の部分と同じ物質の層が介在するが、回路の動作時に磁
界が印加されないので、ある制限値以Fの電流では零電
圧に保たれ、層間接続の役割に支障を来たさない。
の部分と同じ物質の層が介在するが、回路の動作時に磁
界が印加されないので、ある制限値以Fの電流では零電
圧に保たれ、層間接続の役割に支障を来たさない。
第5図は第4図で述べた方法を繰返すことにより、基板
1のLに第1階から第N階まで超伝導回路を積み重ねた
構造の三次元集積回路の断面の部を示すものである。
1のLに第1階から第N階まで超伝導回路を積み重ねた
構造の三次元集積回路の断面の部を示すものである。
各階層の回路は超伝導体のレファランス層に仕切られ、
マイナス効果によって相互間の電磁的誘導は遮断されて
おり、階層間の接続はクリアランス17を通る配線で行
われる。
マイナス効果によって相互間の電磁的誘導は遮断されて
おり、階層間の接続はクリアランス17を通る配線で行
われる。
チップの入出力端子は例えば16のようにして設け、こ
の土(こPb−8n半田を蒸着しておく。
の土(こPb−8n半田を蒸着しておく。
第6図はチップの入出力端子の配列のパターンを示し、
端子数に応じ第6図A−Cを用いる。
端子数に応じ第6図A−Cを用いる。
また第7図はチップの断面を示す。
通常は第7図Aの構造を用いるが、第1図Hのようにチ
ップの両面に回路を設けることがある。
ップの両面に回路を設けることがある。
第7図Bの場合はあらかじめ点線で示すスルホール18
で両側が接続され、端子19が設けられた基板1′を用
いる。
で両側が接続され、端子19が設けられた基板1′を用
いる。
この構造の集積回路は集積度が向上するのみでなく、片
側から入力し、厚さ方向に信号が処理され、右の側から
出力を取出すことができ、処理すべき信号数が多い場合
に適用される。
側から入力し、厚さ方向に信号が処理され、右の側から
出力を取出すことができ、処理すべき信号数が多い場合
に適用される。
以−L説明したように本発明においてはL/シストを使
ってパターン形成する工程がないので、酸、アルカリに
よって薄膜が侵されることもなく、工程数を大幅に節約
できる。
ってパターン形成する工程がないので、酸、アルカリに
よって薄膜が侵されることもなく、工程数を大幅に節約
できる。
また、エツチングで各層表向に凹凸を作る工程がないの
で、理論的には何階層lこも回路を積み重ねることがで
き、回路の微小化と合わせて用いれば、シリコン−Eの
トランジスタによるLSIをはるかに越える集積化が可
能となる。
で、理論的には何階層lこも回路を積み重ねることがで
き、回路の微小化と合わせて用いれば、シリコン−Eの
トランジスタによるLSIをはるかに越える集積化が可
能となる。
第1図は従来のジョセフソン接合素子の斜視図、第2図
は従来の製法によるジョセフソン接合素子の断面図、第
3図Aおよび13は本発明におけるレーザアニールの効
果を示すグラフ、第4図は本発明の一実施例による超伝
導集積回路の説明図、第5図は超伝導回路を第N階まで
枯層した超伝導集積回路の説明図、第6図は回路を構成
するチップ入出力端子の配列を示す平面図、第7図はチ
ップの説明図である。 1・・・・・・基板、2・・・・・・レファランス層、
3・・・・・・絶縁体層、4・・・・・・ジョセフソン
接合下部電極、4′・・・・・・配線、5・・・・・・
層間接続、6・・・・・・トンネル障壁層、7・・・・
・・絶縁体層、8・・・・・・ジョセフソン接合り部電
極、8′・・・・・・配線、9・・・・・・層間接続、
10・・・・・・絶縁体層、11・・・・・・制御□□
線、11′・・・・・・配線、12・・・・・・層間接
続、13・・・・・・絶縁体層、14・・・・・・層間
接続、15・・・・・・絶縁体層、16・・・・・・入
出力端子、17・・・・・・クリアランス、18・・・
・・・基板内スルホール、19・・・・・・基板両面の
接続端子。
は従来の製法によるジョセフソン接合素子の断面図、第
3図Aおよび13は本発明におけるレーザアニールの効
果を示すグラフ、第4図は本発明の一実施例による超伝
導集積回路の説明図、第5図は超伝導回路を第N階まで
枯層した超伝導集積回路の説明図、第6図は回路を構成
するチップ入出力端子の配列を示す平面図、第7図はチ
ップの説明図である。 1・・・・・・基板、2・・・・・・レファランス層、
3・・・・・・絶縁体層、4・・・・・・ジョセフソン
接合下部電極、4′・・・・・・配線、5・・・・・・
層間接続、6・・・・・・トンネル障壁層、7・・・・
・・絶縁体層、8・・・・・・ジョセフソン接合り部電
極、8′・・・・・・配線、9・・・・・・層間接続、
10・・・・・・絶縁体層、11・・・・・・制御□□
線、11′・・・・・・配線、12・・・・・・層間接
続、13・・・・・・絶縁体層、14・・・・・・層間
接続、15・・・・・・絶縁体層、16・・・・・・入
出力端子、17・・・・・・クリアランス、18・・・
・・・基板内スルホール、19・・・・・・基板両面の
接続端子。
Claims (1)
- 【特許請求の範囲】 1 基板上(こ形成された絶縁体膜と、この絶縁体膜中
に形成されたジョセフソン接合電極とを包含し、上記絶
縁体膜は組成物のBaPb1−xBix03(0,05
<x<:0.3 )又はL I (t + X)TI
(2−x)04(−0,2<x<0.3 )から成り、
上記電極は上記絶縁体膜にレーザビームを選択的に照射
することにより形成されることを特徴とする超伝導集積
回路。 2 基板上にBaPb1−xBix03(005くXく
0.3)又はLl(IX)”(2−X)04(0,2<
Xり0.3)で示される組成物を蒸着して、絶縁体膜を
形成し、この絶縁体膜σこレーザビームを選択的に照射
してこの中にジョセフソン接合電極を形成することを特
徴とする超伝導集積回路の製造方法。 3 上記レーザビームの照射は所定パターンを有するマ
スクを介して実施される特許請求の範囲第2項記載の方
法。 4 基板と、この基板上に形成されたレファランス層と
、このレファランス層十0こ形成された第1の絶縁体層
と、この第1の絶縁体層中に形成されたジョセフソン接
合の下部電極と、上記第1の絶縁体−Lに形成されたト
ンネル障壁層と、この障壁層上に形成された第2の絶縁
体層と、この第2の絶縁体層中に形成されたジョセフソ
ン接合の上部電極と、上記第2の絶縁体上に形成された
第3の絶縁体層と、この第3の絶縁体層中にぞれそれ形
成された制御線および層間接続体とを包含し、上記第1
、第2および第3の絶縁体層はそれぞれ組成物のB a
P b (1−X ) B t x 03 ((10
5< x < 03)の蒸着によって形成され、寸二記
しファランス層、上記下部電極、上記上部電極、上記制
御線および上記層間接続体はそれぞれ上記各絶縁体層O
こレーザビームを選択的lこ照射することlこより形成
され、そして上記1−ンネル障壁層は組成物のB a
S n 03又は5rPb(1−x)Bix03(0,
05<Xくo、3)の蒸着によって形成されることを特
徴とする超伝導集積回路。 5 上記第1、第2、第3の絶縁体層はそれぞれ組成物
のL j (1+ X )Tj (2−X )04(−
0,2<X<0.3)の蒸着によって形成され、上記レ
ファランス層、上記下部電極、上記上部電極、上記制御
線、および上記層間接続体はそれぞれ上記各絶縁体層に
レーザビームを選択的に照射することにより形成され、
そして上記トンネル障壁層は組成物のLi(1+x+a
)Ti(2,)04(]+x+α>0.33)の蒸着に
よって形成されることを特徴とする特許請求の範囲第4
項記載の超伝導集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55094808A JPS5845194B2 (ja) | 1980-07-11 | 1980-07-11 | 超伝導集積回路およびその製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55094808A JPS5845194B2 (ja) | 1980-07-11 | 1980-07-11 | 超伝導集積回路およびその製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5720486A JPS5720486A (en) | 1982-02-02 |
JPS5845194B2 true JPS5845194B2 (ja) | 1983-10-07 |
Family
ID=14120349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55094808A Expired JPS5845194B2 (ja) | 1980-07-11 | 1980-07-11 | 超伝導集積回路およびその製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5845194B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1989003126A1 (en) * | 1987-09-29 | 1989-04-06 | Mitsubishi Kinzoku Kabushiki Kaisha | Structure of superconductor wiring and process for its production |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59144190A (ja) * | 1983-02-08 | 1984-08-18 | Agency Of Ind Science & Technol | 超伝導回路用実装基板 |
JPS59147472A (ja) * | 1983-02-10 | 1984-08-23 | Agency Of Ind Science & Technol | 超伝導集積回路 |
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