JPS5830123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5830123A JPS5830123A JP12902681A JP12902681A JPS5830123A JP S5830123 A JPS5830123 A JP S5830123A JP 12902681 A JP12902681 A JP 12902681A JP 12902681 A JP12902681 A JP 12902681A JP S5830123 A JPS5830123 A JP S5830123A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- single crystal
- ion implantation
- silicon
- seed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/0242—Crystalline insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、単結晶絶縁基板上に素子が設けられ九半導体
装置の製造方法の改良に関する。
装置の製造方法の改良に関する。
従来、単結晶絶縁基板上に単結晶半導体層をエピタキシ
ャル成長させ、さらに、その上に半導体デバイスを製作
する方法としては、一般的に８０８（８１１１ａｅｍ
ｏｘ ｌ５ａｐｐｋｌｒ＊）を用いる方法が知られてい
る。この方法は、ｔファイア基板上に直接単結晶シリコ
ンを０．５〜ＬＯμ屏程度エビタキクヤル成長させ、さ
らにその上に半導体集積回路を製作するものである。し
かし、この方法は単結晶シリコンとｔ７アイアの結晶構
造の違いによって、通常のバルクシリコンと比較して単
結晶クリコン中の結晶欠陥が多い、したがって、単結晶
シリコンと′ｙ″ファイア間の界面リークが生じやすく
、また、ｇｏｓｇの単結晶シリコン中の電子あるいは正
孔の実効移動度がバルクシリコンと比較して小さく、集
積回路の高速動作に対して悪影響を及はすという欠点が
ある。
ャル成長させ、さらに、その上に半導体デバイスを製作
する方法としては、一般的に８０８（８１１１ａｅｍ
ｏｘ ｌ５ａｐｐｋｌｒ＊）を用いる方法が知られてい
る。この方法は、ｔファイア基板上に直接単結晶シリコ
ンを０．５〜ＬＯμ屏程度エビタキクヤル成長させ、さ
らにその上に半導体集積回路を製作するものである。し
かし、この方法は単結晶シリコンとｔ７アイアの結晶構
造の違いによって、通常のバルクシリコンと比較して単
結晶クリコン中の結晶欠陥が多い、したがって、単結晶
シリコンと′ｙ″ファイア間の界面リークが生じやすく
、また、ｇｏｓｇの単結晶シリコン中の電子あるいは正
孔の実効移動度がバルクシリコンと比較して小さく、集
積回路の高速動作に対して悪影響を及はすという欠点が
ある。
ｔた、す７アイアはアル１＝りムと酸素の化合物である
ため、単結晶シリコンのエピタキシャル成員時、または
、その後のデバイス製造グロセスにおける高温熱ｉｌｌ
によりて１．アルミニウムが単結晶シリコン中にしみ出
す、いわゆるアルミニウムのオートドーピングが起こる
可能性がめシ、このためデバイスの電気的緒特性に悪影
響を及ぼすという欠点がある。
ため、単結晶シリコンのエピタキシャル成員時、または
、その後のデバイス製造グロセスにおける高温熱ｉｌｌ
によりて１．アルミニウムが単結晶シリコン中にしみ出
す、いわゆるアルミニウムのオートドーピングが起こる
可能性がめシ、このためデバイスの電気的緒特性に悪影
響を及ぼすという欠点がある。
そこで、近年ｇｏｓ基板を用いないで、バルクシリコン
上に、ｇｏｓ構造とほぼ同等の構成を持つ九デノ１イス
が提案されている。すなわち、バルクシリコン基板上に
酸素をイオン注入し、その後、単結晶シリコン表面から
数百１の単結晶シリコンを残して、酸素イオン注入層を
熱処理することによシ二酸化シリコン層を形成する。
上に、ｇｏｓ構造とほぼ同等の構成を持つ九デノ１イス
が提案されている。すなわち、バルクシリコン基板上に
酸素をイオン注入し、その後、単結晶シリコン表面から
数百１の単結晶シリコンを残して、酸素イオン注入層を
熱処理することによシ二酸化シリコン層を形成する。
次に、表面に残された単結晶シリコンを種結晶として、
この上に、単結晶シリ；ン層をエピタキシャル成長させ
る。このような方法によれば、単結晶シリコン層中の結
晶欠陥を招くことなく８０８＠遺と実質的に同等なもの
が得られる。しかし、酸素イオン注入によって形成され
た二酸化Ｖリコン層の厚さは数千１と極めて薄いため、
パルクシリーン基板と、エピタキシャル成長によりて形
成され九単結晶シリコン層との間にキャージターが形成
され、このため集積回路の高速動作に悪影響を及はすと
いう欠点がある。
この上に、単結晶シリ；ン層をエピタキシャル成長させ
る。このような方法によれば、単結晶シリコン層中の結
晶欠陥を招くことなく８０８＠遺と実質的に同等なもの
が得られる。しかし、酸素イオン注入によって形成され
た二酸化Ｖリコン層の厚さは数千１と極めて薄いため、
パルクシリーン基板と、エピタキシャル成長によりて形
成され九単結晶シリコン層との間にキャージターが形成
され、このため集積回路の高速動作に悪影響を及はすと
いう欠点がある。
本発明は上記欠点を解消するためになされたもので、絶
縁基板上に結晶欠陥の少ない良質な単結晶半導体層管形
成させることによル、高速動作化を達成した半導体装置
を製造する方法を提供しようとするものである。
縁基板上に結晶欠陥の少ない良質な単結晶半導体層管形
成させることによル、高速動作化を達成した半導体装置
を製造する方法を提供しようとするものである。
すなわち、本発明は単結晶絶縁基板上に単結晶半導体層
を形成する工程と、前記単結晶半導体層をその表面の一
部を残して、厚さ方向にわた９て選択的に絶縁層に変換
する工程と、前払表面の一部の単結晶半導体層を種結晶
として再度単結晶半導体層を形成する工程とを具備する
ことを特徴とするものである。
を形成する工程と、前記単結晶半導体層をその表面の一
部を残して、厚さ方向にわた９て選択的に絶縁層に変換
する工程と、前払表面の一部の単結晶半導体層を種結晶
として再度単結晶半導体層を形成する工程とを具備する
ことを特徴とするものである。
本発明に用いられる単結晶絶縁基板としては、たとえば
サファイア、スーネル等が挙げられる。
サファイア、スーネル等が挙げられる。
本発明において、単結晶半導体層の表面の−Ｓを残して
、その下部全部を絶縁膜化する手段としては、たとえば
、単結１牛導体との化学反応によって絶縁物を形成する
元素をイオン注入する方法等を採用しうる。かかる元素
として、例えば酸素あるいは窒素等が挙げられる。
、その下部全部を絶縁膜化する手段としては、たとえば
、単結１牛導体との化学反応によって絶縁物を形成する
元素をイオン注入する方法等を採用しうる。かかる元素
として、例えば酸素あるいは窒素等が挙げられる。
本発明において、表面の一部の単結晶半導体層Ｙｔ種結
晶として再度単結晶半導体層を例えばエピタキシャル成
長等で形成させるの拡次のような利点を有することによ
る。すなわち、表面の一部に残された結晶欠陥の少ない
良質な単結晶半導体層を種結晶として蚊単結晶半導体層
上に再度単結晶半導体層をエピタキシャル成長させれば
、結晶欠陥の少ない良質な単結晶半導体層を形成するこ
とができ、電子あるいは正孔の実効移動度を大きくして
、半導体装置の高速動作化を達成できるためである。
晶として再度単結晶半導体層を例えばエピタキシャル成
長等で形成させるの拡次のような利点を有することによ
る。すなわち、表面の一部に残された結晶欠陥の少ない
良質な単結晶半導体層を種結晶として蚊単結晶半導体層
上に再度単結晶半導体層をエピタキシャル成長させれば
、結晶欠陥の少ない良質な単結晶半導体層を形成するこ
とができ、電子あるいは正孔の実効移動度を大きくして
、半導体装置の高速動作化を達成できるためである。
以下、本発ｆ！ＡをｎチャネルＭＯ８ｍ！半導体集積回
路に適用した例について第１図〜第９図を参照して説明
する。
路に適用した例について第１図〜第９図を参照して説明
する。
実施例
〔１〕まず、サファイア基板１上に厚さ５０００芙のｐ
Ｈ単結晶シリコン層１をエピタキシャル成長させ、九（
第１図図示）、つづいて、咳単結晶シリコン層２Ｉ！面
から３７００Ｘの位置が゛酸素濃度最大となるように、
酸素イオ、ンを加速電圧１５０に＊Ｖ、イオン注入ビー
ズ量Ｉ Ｘ １０ ’ ”／ｅｘ”の条件でイオン注入
し、酸素イオン注入層Ｊを形成した（第２図図示）、ひ
きつづき、前記酸素イオン注入層Ｓを、窒素雰囲気中で
、１０００℃、１時間の熱処ｍｔ行りた。この時、注入
された酸素イオンと周＠Ｃ）単結晶シリコンとが反応し
てサファイア基板１ｔで達する二酸化シリコン層４が形
成された。ま九、単結晶シリコン層２表面から約１００
０．ｌｆｉでの領域は、酸素イオンかはとんど存在しな
い九め、単結晶シリコン層２′がそのまｔ残りた（＃Ｉ
３図図示）。
Ｈ単結晶シリコン層１をエピタキシャル成長させ、九（
第１図図示）、つづいて、咳単結晶シリコン層２Ｉ！面
から３７００Ｘの位置が゛酸素濃度最大となるように、
酸素イオ、ンを加速電圧１５０に＊Ｖ、イオン注入ビー
ズ量Ｉ Ｘ １０ ’ ”／ｅｘ”の条件でイオン注入
し、酸素イオン注入層Ｊを形成した（第２図図示）、ひ
きつづき、前記酸素イオン注入層Ｓを、窒素雰囲気中で
、１０００℃、１時間の熱処ｍｔ行りた。この時、注入
された酸素イオンと周＠Ｃ）単結晶シリコンとが反応し
てサファイア基板１ｔで達する二酸化シリコン層４が形
成された。ま九、単結晶シリコン層２表面から約１００
０．ｌｆｉでの領域は、酸素イオンかはとんど存在しな
い九め、単結晶シリコン層２′がそのまｔ残りた（＃Ｉ
３図図示）。
〔１１〕次に、表面の単結晶シリコン層２′を種結晶と
し、５ｏｏｏｌの単結晶シリコン層を再度エピタキシャ
ル成長させた。この時、良質の結晶性の単結晶シリコン
層２′を種結晶としてエビタキシャル成長させるため、
約６０００１Ｏ単結Ｊ＆シリコン層５が形成された（第
４図図示）。
し、５ｏｏｏｌの単結晶シリコン層を再度エピタキシャ
ル成長させた。この時、良質の結晶性の単結晶シリコン
層２′を種結晶としてエビタキシャル成長させるため、
約６０００１Ｏ単結Ｊ＆シリコン層５が形成された（第
４図図示）。
〔−〕次に、トランジスタ領域となるべき部分以外の単
結晶シリコン層５を選択エツチングによｐ除去し、島状
の単結晶シリコン層５′を形成した（第５図図示）。ひ
きつづき、熱酸化処理を行って、厚さ７００Ｘのシリコ
ン酸化Ｍ６を形成した（第６図図示）、さらに、トラン
ジスタのしきい値電圧を制御するためｐ減単結晶シリコ
ン層５′にメロンを加速電圧５０に＠Ｖ、イオン注入ビ
ーズ量２×１０１１／１Ｉ２０条件でイオン注入を行り
た（第７図図示）。
結晶シリコン層５を選択エツチングによｐ除去し、島状
の単結晶シリコン層５′を形成した（第５図図示）。ひ
きつづき、熱酸化処理を行って、厚さ７００Ｘのシリコ
ン酸化Ｍ６を形成した（第６図図示）、さらに、トラン
ジスタのしきい値電圧を制御するためｐ減単結晶シリコ
ン層５′にメロンを加速電圧５０に＠Ｖ、イオン注入ビ
ーズ量２×１０１１／１Ｉ２０条件でイオン注入を行り
た（第７図図示）。
〔１■〕次に、全面に多結晶シリコン層を堆積した後、
これをフォトエ、チンググロセスにより・々ターニング
して多績蟲シリコンゲート電極７を形成した。つづいて
、ｆ−）電極１をマスクとしてシリコン酸化ｊＩＣをエ
ツチングしてダート酸化膜８を形成し危機、前記ダート
電極１をマスクとしてヒ素イオンを加速電圧６０１ｃ＠
Ｖ。
これをフォトエ、チンググロセスにより・々ターニング
して多績蟲シリコンゲート電極７を形成した。つづいて
、ｆ−）電極１をマスクとしてシリコン酸化ｊＩＣをエ
ツチングしてダート酸化膜８を形成し危機、前記ダート
電極１をマスクとしてヒ素イオンを加速電圧６０１ｃ＠
Ｖ。
イオン注入ドーズ量Ｉ Ｘ １０１５／ｘ２の条件でイ
オン注入し、熱処理してｎ＋臘Ｏソース、ドレイン領域
９．１０を形成した（＠８図図示）。つづいて、全面に
ＣＶＤ−８１０２膜１１を堆積し、コンタクトホール１
１，１２を開孔した後、全面に紅膜を真空蒸着し、これ
管パターニングしてコンタクトホール１２．１１を介し
てソース、ドレイン領域９，１０と接続し九ムを電極Ｉ
Ｉ、１４を形成し、シンタリングを行りて１チャネルＭ
ＯＢｍ半導体集積回路を製造した（ＪＩ９図図示）・し
かして、本発明方法によれば、従来の方法のように、サ
ファイア基板上に直接単結晶シリスン層ｔエピタキシャ
ル成長させる方法と異な９、比較的結晶欠陥の少ない表
面近くの単結晶シリコン層を種結晶としてエピタキシャ
ル成長させるので、従来の方法と比較して良質の単結晶
シリコン層５を得ることができる。この結果、単結晶シ
リコン層Ｓ中の電子ｔｆ１．Ｕ正孔の実効移動度が増大
し、高速動作化を達成したＭｏ１ｌ Ｍ半導体集積回路
を製造することかでをる。また、本発明方法によれば、
サファイア基板１と単結晶シリコン層と１２）ＭＪＫ二
酸化シリコン層４を形成するため、単結晶シリコンのエ
ピタキシャル成長時あるいはデ・々イス製造グロセスに
おいて、アルミニウムのオートドーピングが防止できる
。
オン注入し、熱処理してｎ＋臘Ｏソース、ドレイン領域
９．１０を形成した（＠８図図示）。つづいて、全面に
ＣＶＤ−８１０２膜１１を堆積し、コンタクトホール１
１，１２を開孔した後、全面に紅膜を真空蒸着し、これ
管パターニングしてコンタクトホール１２．１１を介し
てソース、ドレイン領域９，１０と接続し九ムを電極Ｉ
Ｉ、１４を形成し、シンタリングを行りて１チャネルＭ
ＯＢｍ半導体集積回路を製造した（ＪＩ９図図示）・し
かして、本発明方法によれば、従来の方法のように、サ
ファイア基板上に直接単結晶シリスン層ｔエピタキシャ
ル成長させる方法と異な９、比較的結晶欠陥の少ない表
面近くの単結晶シリコン層を種結晶としてエピタキシャ
ル成長させるので、従来の方法と比較して良質の単結晶
シリコン層５を得ることができる。この結果、単結晶シ
リコン層Ｓ中の電子ｔｆ１．Ｕ正孔の実効移動度が増大
し、高速動作化を達成したＭｏ１ｌ Ｍ半導体集積回路
を製造することかでをる。また、本発明方法によれば、
サファイア基板１と単結晶シリコン層と１２）ＭＪＫ二
酸化シリコン層４を形成するため、単結晶シリコンのエ
ピタキシャル成長時あるいはデ・々イス製造グロセスに
おいて、アルミニウムのオートドーピングが防止できる
。
さらに、サファイア基板１と単結晶クリコン層５との間
に、両者の熱膨張係数の中間の熱膨張係ａを有する二酸
化シリコン層４を形成するため、単結晶クリコン層５に
対する熱的な応力が緩和され、したかりて、熱的な応力
に起因する結晶欠陥を減少することができる。
に、両者の熱膨張係数の中間の熱膨張係ａを有する二酸
化シリコン層４を形成するため、単結晶クリコン層５に
対する熱的な応力が緩和され、したかりて、熱的な応力
に起因する結晶欠陥を減少することができる。
なお、本発明方法は１チャネルＭＯｇ型集積回路の製造
のみに限らず、ｐチャネルＭＯｇ ｇあるいはｃＭＯｓ
ｍの集積回路にも同様に適用できる。
のみに限らず、ｐチャネルＭＯｇ ｇあるいはｃＭＯｓ
ｍの集積回路にも同様に適用できる。
以上評述した如く、本発明によれば、通常のＳＯＳ Ｈ
造と比較して、結晶欠陥に起因する単結晶クリコンとサ
ファイア関の界面リークが減少し、ま九、単結晶シリコ
ン層の結晶性の改善にょシ、単結晶シリコン層中の電子
または正孔の実効移動１が増大し、高速動作化を達成し
た半導体装置を製造しうる方法を提供できる。
造と比較して、結晶欠陥に起因する単結晶クリコンとサ
ファイア関の界面リークが減少し、ま九、単結晶シリコ
ン層の結晶性の改善にょシ、単結晶シリコン層中の電子
または正孔の実効移動１が増大し、高速動作化を達成し
た半導体装置を製造しうる方法を提供できる。
ｗ！：１図〜第９図は、本発明の実施例における１チャ
ネルＭｏａｐ半導体集積回路の製造工程を示す断面図で
ある。 １・・・サファイア基板、Ｊ 、 ！’ 、 ５ 、５
’・・・単結晶シリーン層、３・・・酸素イオン注入層
、４・・・二酸化シリコン層、６・・・シリコン酸化膜
、７・−ｙ−計電極、８・・・ダート酸化膜、９．１０
−”ｎ型ソース、ドレイン領域、１１−ＣＶＤ −８１
０□膜、Ｊ ：２−：ｆｆンタクトホール、１３．１４
・−Ａｔ電極。 出願人代理人 弁理土鈴 法式 彦
ネルＭｏａｐ半導体集積回路の製造工程を示す断面図で
ある。 １・・・サファイア基板、Ｊ 、 ！’ 、 ５ 、５
’・・・単結晶シリーン層、３・・・酸素イオン注入層
、４・・・二酸化シリコン層、６・・・シリコン酸化膜
、７・−ｙ−計電極、８・・・ダート酸化膜、９．１０
−”ｎ型ソース、ドレイン領域、１１−ＣＶＤ −８１
０□膜、Ｊ ：２−：ｆｆンタクトホール、１３．１４
・−Ａｔ電極。 出願人代理人 弁理土鈴 法式 彦
Claims (1)
- 【特許請求の範囲】 １、単結晶絶縁基板上に単結晶半導体層を形成する工程
と、前記単結晶半導体層をその表面の一部を残して、厚
さ方向にわたりて選択的に絶縁層に変換する工程と、前
書？５表面の一部の単結晶半導体層管種結晶として再度
単結晶半導体層を形成する工程とを具備することを特徴
とする半導体装置の製造方法。 ２、絶縁層を単結晶半導体との化学反応により絶縁吻奢
形成する元素のイオン注入によって形成する仁とｔ％黴
とする特許請求の範ｉ１８第１項記載の半導体装置の製
造方法。 ３、単結晶半導体との化学反応により絶縁物を形成する
元素が酸素または窒素であることを特徴とする％軒請求
の範囲第２項記載の半導体ａｍの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12902681A JPS5830123A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12902681A JPS5830123A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830123A true JPS5830123A (ja) | 1983-02-22 |
Family
ID=14999295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12902681A Pending JPS5830123A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0566838A2 (en) * | 1992-02-21 | 1993-10-27 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of thin film transistor |
| JPH0645609A (ja) * | 1991-01-14 | 1994-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置及びその製造方法 |
-
1981
- 1981-08-18 JP JP12902681A patent/JPS5830123A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645609A (ja) * | 1991-01-14 | 1994-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置及びその製造方法 |
| EP0566838A2 (en) * | 1992-02-21 | 1993-10-27 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of thin film transistor |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Ind Co Ltd | Manufacturing method of thin film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4258034B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3372158B2 (ja) | 半導体装置及びその製造方法 | |
| US4385937A (en) | Regrowing selectively formed ion amorphosized regions by thermal gradient | |
| JP3058954B2 (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法 | |
| JPS5856409A (ja) | 半導体装置の製造方法 | |
| JPH0454993B2 (ja) | ||
| JP2005277420A (ja) | テンシル歪み有する局所「Ｓｉｌｉｃｏｎ―Ｏｎ―Ｎｏｔｈｉｎｇ」ウエーハもしくは「Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ」を形成する方法 | |
| US5433168A (en) | Method of producing semiconductor substrate | |
| JPH1022397A (ja) | 半導体装置の製造方法 | |
| JP3311940B2 (ja) | 半導体装置及びその製造方法 | |
| JP3488914B2 (ja) | 半導体装置製造方法 | |
| JPS5830123A (ja) | 半導体装置の製造方法 | |
| JPS59165434A (ja) | 半導体装置の製造方法 | |
| JPH07176742A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPS58151057A (ja) | 半導体装置の製造方法 | |
| JPH0231468A (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JPH01239867A (ja) | 絶縁膜上半導体の形成方法 | |
| KR0167239B1 (ko) | 반도체 소자의 격리막 제조방법 | |
| JP3445929B2 (ja) | 半導体装置の製造方法 | |
| JPH04301623A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05152336A (ja) | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 | |
| KR0172041B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| JPH08241930A (ja) | 半導体装置の製造方法 | |
| JPH07240514A (ja) | 半導体装置の製造方法 | |
| JPH02208940A (ja) | 半導体装置の製造方法 |