JPS5825259A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5825259A JPS5825259A JP57118510A JP11851082A JPS5825259A JP S5825259 A JPS5825259 A JP S5825259A JP 57118510 A JP57118510 A JP 57118510A JP 11851082 A JP11851082 A JP 11851082A JP S5825259 A JPS5825259 A JP S5825259A
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- JP
- Japan
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- transistor
- base
- wiring
- circuit
- npn transistor
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000000034 method Methods 0.000 abstract description 15
- 230000003321 amplification Effects 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 230000003292 diminished effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｉ２Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅ
ｃｔｉｏｎ Ｌｏｇｉｃ ）回路からなる半導体装置、
さらに詳しくはかかる半導体装置の配線方法に関する。
ｃｔｉｏｎ Ｌｏｇｉｃ ）回路からなる半導体装置、
さらに詳しくはかかる半導体装置の配線方法に関する。
Ｉ２Ｌの基本等価回路は第１図に示すとおりであり、イ
ンジェクタとして働＜ｐｎｐｌ−ランジスタ１のコレク
タ２が、インバータとして働くマルチ・コレクタ口ｐｎ
ｌ−ランジスタロのベース７と共通になっており、さ
らに、ｐｎｐ トランジスタｌのベース３とｎｐｎ ト
ランジスタ６のエミッタ８は共に接地されている。なお
、４はインジェクタ、５はインジェクタ端子、９はコレ
クタ、１０はコレ−フタ端子（出力端子）、１１はベー
ス端子（入力端子）、１２は絶縁膜である。
ンジェクタとして働＜ｐｎｐｌ−ランジスタ１のコレク
タ２が、インバータとして働くマルチ・コレクタ口ｐｎ
ｌ−ランジスタロのベース７と共通になっており、さ
らに、ｐｎｐ トランジスタｌのベース３とｎｐｎ ト
ランジスタ６のエミッタ８は共に接地されている。なお
、４はインジェクタ、５はインジェクタ端子、９はコレ
クタ、１０はコレ−フタ端子（出力端子）、１１はベー
ス端子（入力端子）、１２は絶縁膜である。
第２図（ａ）は、このようなＩ２Ｌ回路からなる集積回
路の従来のレイアウトの一例を示す平面パターン、第２
図（ｂ）は第２図（ａ）のＡ−Ａ断面図である。
路の従来のレイアウトの一例を示す平面パターン、第２
図（ｂ）は第２図（ａ）のＡ−Ａ断面図である。
２１はｎ＋基板、２２はその上に形成したｎ層であり、
この両者は第１図のｐｎｐ）ランジスタ１のベース３と
ｎｐｎ ）ランジスタロのエミッタ８を兼ね接地されて
いる。
この両者は第１図のｐｎｐ）ランジスタ１のベース３と
ｎｐｎ ）ランジスタロのエミッタ８を兼ね接地されて
いる。
図かられかるように、従来のＩ２Ｌ回路からなる集積回
路では、セル内の配線の一部、たとえば、２３がｎｐｎ
）ランジスタのベース７上をクロスオーバして配線さ
れていた。しかしながら、このような配線方法では、ｎ
ｐｎ ）ランジスタの余分なベース面積が増し、”Ｉ”
トランジスタの１コレクタ当りの電流増幅率が下り、
接合容量が増すなどの難点があった。また、インジェク
タ線５と平行方向にコレクタを並べるような配置のセル
においては、配線が交叉したり、あるいは、配線の面積
が太き（なるなどの難点があった。
路では、セル内の配線の一部、たとえば、２３がｎｐｎ
）ランジスタのベース７上をクロスオーバして配線さ
れていた。しかしながら、このような配線方法では、ｎ
ｐｎ ）ランジスタの余分なベース面積が増し、”Ｉ”
トランジスタの１コレクタ当りの電流増幅率が下り、
接合容量が増すなどの難点があった。また、インジェク
タ線５と平行方向にコレクタを並べるような配置のセル
においては、配線が交叉したり、あるいは、配線の面積
が太き（なるなどの難点があった。
本発明は、以上のような従来技術の難点をな（した配線
をもったＩ２Ｌ回路からなる集積回路を提供することを
目的とする。
をもったＩ２Ｌ回路からなる集積回路を提供することを
目的とする。
本発明は、この目的を達成するために、Ｉ２Ｌ回路のイ
ンジェクタとなるＩ）ｎｐ）ランジスタのベース上に配
線を通すようにしたものである。
ンジェクタとなるＩ）ｎｐ）ランジスタのベース上に配
線を通すようにしたものである。
以下に、本発明を実施例により詳細に説明する。
第３図（ａ）は本発明による配線を行なったＩ２Ｌ回路
の一実施例の平面パターン、第３図（ｂ）は第３図（ａ
）のＢ−Ｂｆｒ面図である。
の一実施例の平面パターン、第３図（ｂ）は第３図（ａ
）のＢ−Ｂｆｒ面図である。
通常、Ｉ２Ｌ回路のインジェクタ線の配線とｎｐｎトラ
ンジスタのベース端子あるいはコレクタ端子の間に間隙
がある。本発明においては、図示のように、この間隙の
間に配線２３を通すようにしたものである。このように
することによって、従来、ｎｐｎ トランジスタのベー
ス上を通していた配線の数を減少させることができる。
ンジスタのベース端子あるいはコレクタ端子の間に間隙
がある。本発明においては、図示のように、この間隙の
間に配線２３を通すようにしたものである。このように
することによって、従来、ｎｐｎ トランジスタのベー
ス上を通していた配線の数を減少させることができる。
と（に、インダクタと平行にコレクタを配線す乞ような
セルでは、以上のような本発明の配線方法が有効である
。
セルでは、以上のような本発明の配線方法が有効である
。
第４図は本発明の配線方法をＤ形フリップ・フターンで
ある。第５図は比較のために、従来の配線方法による同
一回路のレイアウト図を示したものである。両図かられ
かるように、本発明の配線方法によれば、配線にょるｎ
ｐｎ）ランジスタの無駄なベース領域を皆無、もしくは
減少させることができる。これにより、ｎｐｎ ）ラン
ジスタの電流増幅率を従来の場合より太き（保つことが
でき、さらに、接合容量を減少させることができるまた
、第６図はインジェクタと平行にコレクタを並べる形の
Ｄ形フリップ・フロップ回路の場合の本発明による配線
方法の実施例の平面パターンである。第７図は比較のた
めに、従来の配線方法による同一回路のレイアウト図を
示したものである。従来の配線方向による場合はＡＩ！
配線が交叉してしまうため拡散層などによる多層配線が
必要になる。第７図において２５はｎｐｎ）ランジスタ
のベースと同じｐ領域であり、その中にｎ＋領域２４を
クロス・アンダーとして配線に用いている。
ある。第５図は比較のために、従来の配線方法による同
一回路のレイアウト図を示したものである。両図かられ
かるように、本発明の配線方法によれば、配線にょるｎ
ｐｎ）ランジスタの無駄なベース領域を皆無、もしくは
減少させることができる。これにより、ｎｐｎ ）ラン
ジスタの電流増幅率を従来の場合より太き（保つことが
でき、さらに、接合容量を減少させることができるまた
、第６図はインジェクタと平行にコレクタを並べる形の
Ｄ形フリップ・フロップ回路の場合の本発明による配線
方法の実施例の平面パターンである。第７図は比較のた
めに、従来の配線方法による同一回路のレイアウト図を
示したものである。従来の配線方向による場合はＡＩ！
配線が交叉してしまうため拡散層などによる多層配線が
必要になる。第７図において２５はｎｐｎ）ランジスタ
のベースと同じｐ領域であり、その中にｎ＋領域２４を
クロス・アンダーとして配線に用いている。
このｎ＋領領域は通常ｎｐｎ ）ランジスタのコレクタ
１０と同一の拡散層で形成されるため不純物濃度が高く
、それに従って接合容量が太き（なる。したがって、従
来の配線法では動作速度が低下してしまう。さらに、第
６図と第７図を比較す名と明らかなように、本発明によ
る配線法を用いた方が回路面積を非常に小さくできる。
１０と同一の拡散層で形成されるため不純物濃度が高く
、それに従って接合容量が太き（なる。したがって、従
来の配線法では動作速度が低下してしまう。さらに、第
６図と第７図を比較す名と明らかなように、本発明によ
る配線法を用いた方が回路面積を非常に小さくできる。
本実施例のように、本発明の配線方法を用いることによ
って、特性を向上させ得るほかに、レイアウト設計の自
由度も増すことがわかる。
って、特性を向上させ得るほかに、レイアウト設計の自
由度も増すことがわかる。
以上説明したところから明らかなように、本発明は、
（１）配線をインジェクタ線とｎｐｎ ）ランジスタの
ベース、あるいはコレクタ端子の配線の間に通す。
ベース、あるいはコレクタ端子の配線の間に通す。
（２） （１）によりｎｐｎ トランジスタの無駄な
ベース領域を皆無、もしくは減少させることができる、
＋３１ （２）により、回路のレイアウト面積を減少
できる、 （４１（２１により、ｎｐｎ）ランジスタの電流増幅率
の無駄な低下を抑えることができる、 （５１＋２）により、ｎｐｎ ）ランジスタの接合容量
を減少させることができる、 ［６） ＋１）により、レイアウト設計の自由度を増
すことができる、 などの特長がある。
ベース領域を皆無、もしくは減少させることができる、
＋３１ （２）により、回路のレイアウト面積を減少
できる、 （４１（２１により、ｎｐｎ）ランジスタの電流増幅率
の無駄な低下を抑えることができる、 （５１＋２）により、ｎｐｎ ）ランジスタの接合容量
を減少させることができる、 ［６） ＋１）により、レイアウト設計の自由度を増
すことができる、 などの特長がある。
第１図はＩ２Ｌの基本等価回路を示す図、第２図（ａ）
は従来のＩ２Ｌ回路からなる集積回路の平面パターンを
示す図、第２図（ｂ）は第２図（ａ）のＡ−Ａ断面図、
第３図（ａ）は本発明の一実施例の平面パターンを示す
図、第３図ｆｂ）は第３図（ａ）のＢ−Ｂ断面図、第４
図、第６図は本発明による配線方法を応用したＤ形フリ
ップ・フロップ回路の平面パターンを示す図、第５図、
第７図は従来の配線方法による第４図と同一回路の平面
パターンを示す図である。 図において、 １：ｐｎｐ）ランジスタ ２ ： ｐｎｐ トランジスタのコレクタ３ ： ｐｎ
ｐ）ランジスタのベース ４：インジエクタ ５：インジェクタ端子 ６：ｎｐｎトランジスタ ７：ｎｐｎトランジスタのベース ３：ｎｐｎ）ランジスタのエミッタ ９：コレクタ １０：コレクタ端子 １にベース端子 １２：絶縁膜 ２１：ｎ＋基板 ２２：０層 ２３ ： Ａ／配線 ２４：クロス・アンダーのｎ＋１配線 ２５：クロス・アンダーのための９層 ２６二クロス・アンダ一部のｐ層を接地するための電極
復代理人弁理士 中 村 純 之 助 １１ｐ オ ２ 図 Ｖ３１２１ （ａ） （ｂ） ″Ｐ４図 χ ６（２］ χ ７［２］
は従来のＩ２Ｌ回路からなる集積回路の平面パターンを
示す図、第２図（ｂ）は第２図（ａ）のＡ−Ａ断面図、
第３図（ａ）は本発明の一実施例の平面パターンを示す
図、第３図ｆｂ）は第３図（ａ）のＢ−Ｂ断面図、第４
図、第６図は本発明による配線方法を応用したＤ形フリ
ップ・フロップ回路の平面パターンを示す図、第５図、
第７図は従来の配線方法による第４図と同一回路の平面
パターンを示す図である。 図において、 １：ｐｎｐ）ランジスタ ２ ： ｐｎｐ トランジスタのコレクタ３ ： ｐｎ
ｐ）ランジスタのベース ４：インジエクタ ５：インジェクタ端子 ６：ｎｐｎトランジスタ ７：ｎｐｎトランジスタのベース ３：ｎｐｎ）ランジスタのエミッタ ９：コレクタ １０：コレクタ端子 １にベース端子 １２：絶縁膜 ２１：ｎ＋基板 ２２：０層 ２３ ： Ａ／配線 ２４：クロス・アンダーのｎ＋１配線 ２５：クロス・アンダーのための９層 ２６二クロス・アンダ一部のｐ層を接地するための電極
復代理人弁理士 中 村 純 之 助 １１ｐ オ ２ 図 Ｖ３１２１ （ａ） （ｂ） ″Ｐ４図 χ ６（２］ χ ７［２］
Claims (1)
- １、複数のＩ２Ｌを集積化してなる半導体装置において
、前記各１２Ｌ間を結ぶ配線の少な（とも一部を前記Ｉ
２Ｌのｐｎｐトランジスタのベース上に絶縁膜を介して
配置してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118510A JPS5825259A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118510A JPS5825259A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825259A true JPS5825259A (ja) | 1983-02-15 |
| JPH0368540B2 JPH0368540B2 (ja) | 1991-10-28 |
Family
ID=14738418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118510A Granted JPS5825259A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825259A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935030A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5215359A (en) * | 1975-07-25 | 1977-02-04 | Hitachi Ltd | Method and equipment to insepct surface condition of objects |
| JPS5370686A (en) * | 1976-12-03 | 1978-06-23 | Thomson Csf | Logic ic structure |
-
1982
- 1982-07-09 JP JP57118510A patent/JPS5825259A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935030A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5215359A (en) * | 1975-07-25 | 1977-02-04 | Hitachi Ltd | Method and equipment to insepct surface condition of objects |
| JPS5370686A (en) * | 1976-12-03 | 1978-06-23 | Thomson Csf | Logic ic structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0368540B2 (ja) | 1991-10-28 |
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