JPS63293975A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポー
ラメモリを有する半導体集積回路装置に適用して有効な
技術に関するものである。

〔従来技術〕

アルファ線対策として、特願昭５９−２２５７３８号に
記載される。ショットキーバリアダイオード（Ｓ　Ｂ　
Ｄ）型バイポーラメモリが提案されている。ＳＢＤ型バ
イポーラメモリは、スタチック型である。このメモリセ
ルは、逆方向ｎｐｎ型バイポーラトランジスタ及び寄生
ｎｐｎ型バイポーラトランジスタを有している。

前記寄生ｎｐｎ型バイポーラトランジスタは、ｎ型埋込
コレクタ領域上に比較的高濃度のｐ型ベース領域を構成
している。ベース領域は、埋込コレクタ領域内にアルフ
ァ線が入射されることで生じる少数キャリアがベース領
域上の素子に達しないようにシールドできるように構成
されている。

前記ベース領域はその領域が突出する島形状で構成され
、ベース電極は島形状の側壁から引き出すよう構成され
ている。このように構成される寄生ｎｐｎ型バイポーラ
トランジスタは、ベース領域とベース電極との接続面積
を縮小し、メモリセルの面積を縮小することができるの
で、ＳＢＤ型バイポーラメモリの高集積化を図ることが
できる特徴がある。

前記ベース領域は、ベース電極を通してワード線に接続
されている。前記埋込コレクタ領域は。

ベース領域に近接した位置に形成された、埋込コレクタ
領域の引上用コレクタ領域を通してワード線又は電源配
線に接続されている。引上用コレクタ領域とワード線又
は電源配線との接続には、アルミニウム配線が使用され
ている。

〔発明が解決しようとする問題点〕

前記ＳＢＤ型バイポーラメモリは、メモリセルの寄生ｎ
ｐｎ型バイポーラトランジスタの埋込コレクタ領域がア
ルミニウム配線を引き回してワード線又は電源配線に接
続されている。このため、本発明者は、メモリセル面積
が増大し、ＳＢＤ型バイポーラメモリの集積度が低下す
るという問題点を見出した。

また、前記寄生ｎｐｎ型バイポーラトランジスタのベー
ス領域はエツチングによって島形状に形成されるが、ベ
ース電極と埋込コレクタ領域とが短絡しないように、埋
込コレクタ領域に達しないエツチング量の制御が必要で
ある。このため１本発明者は、ＳＢＤ型バイポーラメモ
リの製造プロセスの制御が難しいという問題点を見出し
た。

本発明の目的は、バイポーラメモリを有する半導体集積
回路装置の集積度を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、バイポーラメモリにおいて、メモ
リセルのバイポーラトランジスタの埋込コレクタ領域に
接続される配線の引き回しをなくし、前記目的を達成す
ることが可能な技術を提供することにある。

本発明の他の目的は、バイポーラメモリを有する半導体
集積回路装置の製造プロセスの制御を簡単にすることが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

バイポーラメモリにおいて、メモリセルのバイポーラト
ランジスタのベース領域及び少なくとも一部の埋込コレ
クタ領域を島形状に構成し、この島形状のベース領域の
側壁及び一部の埋込コレクタ領域の側壁にベース電極を
接続する。

〔作用〕

上述した手段によれば、前記埋込コレクタ領域の電位の
引き出しをベース電極で行い、引上用コレクタ領域及び
それに接続される配線をなくすことができるので、メモ
リセル面積を縮小し、バイポーラメモリの集積度を向上
することができる。

以下１本発明の構成について、ＳＢＤ型バイポーラメモ
リを有する半導体集積回路装置に本発明を適用した一実
施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＳＢＤ型バイポーラメモリのメ
モリセルを第２図（等価回路図）で示す。

第２図に示すように、スタチック型のＳＢＤ型バイポー
ラメモリのメモリセルは、相補デジット線ＤＬ、ワード
線ＷＬ、データ保持線ＨＬの夫々の交差部に配置されて
いる。相補デジット線ＤＬは、行方向に延在するように
構成されている。ワ−ド線ＷＬ、データ保持線ＨＬの夫
々は、列方向に延在するように構成されている。

メモリセルは、主に、負荷用として使用される寄生ｎｐ
ｎ型バイポーラトランジスタＴ１、情報書込読出用逆方
向ｎｐｎ型バイポーラトランジスタＴ２、ショットキー
バリアダイオードＳＢＤ、メモリセル抵抗ＲＨｃ、低抵
抗ＲＬの夫々を２個設けて構成されている。つまり、メ
モリセルは、ブリップフロップ回路で構成されている。

逆方向ｎｐｎ型バイポーラトランジスタＴ２は。

マルチエミッタ構造で構成されており、エミッタ領域の
夫々は、相補デジイト線ＤＬ、データ保持線ＨＬに接続
されている。

寄生ｎｐｎ型バイポーラトランジスタＴ１は、積極的に
コレクタ領域とベース領域とを短絡させ、夫々をワード
線ＷＬに接続させている。寄生ｎｐｎ型バイポーラトラ
ンジスタＴ１は、アルアァ線で発生する少数キャリアを
シールド可能なシールド層としてベース領域を構成して
いる。

このように構成されるメモリセルの具体的な構成を第１
図（第２図の一点鎖線で囲まれた部分の要部断面図）で
示す。

第１図に示すように、ＳＢＤ型バイポーラメモリのメモ
リセルは、単結晶シリコンからなるｐ゛型半導体基板の
表面上に形成されたｎ型エピタキシャル層２の主面部に
、分離用絶縁膜３に規定されて構成されている。分離用
絶縁膜３下の半導体基板１の主面部には、ｐ°型埋込層
４が設けられており、各素子をより電気的に分離してい
る。

メモリセルの寄生ｎｐｎ型バイポーラトランジスタＴ１
は、主に　ｎ＋型埋込コレクタ領域５Ａ。

ｐ４型ベース領域７Ａ、ｐ”型ベース領域９．エピタキ
シャル層２、ｎ゛型エミッタ領域１０Ａで構成されてい
る。ｐ°型ベース領域７Ａ、ｎ＋型埋込コレクタ領域５
Ａの表面の一部及びエミッタ領域として使用されるエピ
タキシャル層２は、半導体基板１の主面から突出する島
形状で構成され−ている。

ｐ・型ベース領域７Ａは、ベース領域としては高不純物
濃度で構成されている。このｐ′″型ベース領域７Ａは
　ｎ＋型埋込コレクタ領域５Ａにアルアァ線で発生した
少数キャリアをその上部の素子に達しないようにするシ
ールド層を構成するようになっている。

前記島形状で構成されるｐ゛型ベース領域７Ａの側壁に
は、ベース電極１１Ａが接続されている。ベース電極１
１Ａは１例えば、ｐ型不純物例えばボロンが導入された
多結晶シリコン膜で構成されている。Ｐ゛型ベース領域
９は、ベース電極１１Ａの不純物が拡散されて構成され
ている。

このように、ｐ０型ベース領域７Ａを島形状で構成し、
この島形状のｐ゛型ベース領域７Ａの側壁からベース電
極１１Ａを引き出すことにより　ｐ＋型ベース領域７Ａ
とベース電極１１Ａとの接続面積を半導体基板１に垂直
な方向で稼ぐことができるので。

メモリセルの面積を縮小することができる。この結果、
ＳＢＤ型バイポーラメモリの集積度を向上することがで
きる。

前記ベース電極１１Ａは、島形状に形成されたｎ。

型埋込コレクタ領域５Ａの一部の表面に接続するように
構成されている。つまり、ベース電極１１Ａは、ｎ◆型
埋込コレクタ領域５Ａとｐ゛型ベース領域７Ａとを短絡
するように構成されている。ベース電極１１Ａは、図示
していないが、ワード線ＷＬに接続されている。

このように、ｎ°型埋込コレクタ領域５Ａとｐ“型ベー
ス領域７Ａとをベース電極１１Ａで短絡する構成は、Ｓ
ＢＤ型バイポーラメモリのアルファ線の遮蔽能力及び動
作速度について１本発明者が行った基礎実験の結果に基
づいてなされている０通常、前記寄生ｎｐｎ型バイポー
ラトランジスタＴ１は、アルファ線強度を向上するため
、シールド層であるｐ゛型ベース領域７Ａをなるべく低
電位に設定し、ｎ゛型埋込コレクタ領域５Ａをなるべく
高電位に固定していた。つまり、アルファ線あ入射で発
生した少数キャリアをｎ°型埋込コレクタ領域５Ａで吸
収し、シールド層上の素子に少数キャリアが達しないよ
うに構成されている。ところが１本発明者の基礎実験に
よれば、ｐ・型ベース領域（シールド層）７Ａ、ｎ”型
埋込コレクタ領域５Ａを夫々同一の高電位に設定すると
、前記少数キャリアはｎ０型埋込コレクタ領域５Ａに吸
収され、さらにｐ゛型ベース領域７Ａに捕獲されるので
、少数キャリアに対するシールド効果が充分に得られる
ことが確認された。

また、本発明者の基礎実験によれば、前記ＳＢＤ型バイ
ポーラメモリは、寄生ｎｐｎ型バイポーラトランジスタ
Ｔ１のｎ１型埋込コレクタ領域５Ａをワード１！ＷＬに
接続した場合と電源配線に接続した場合とで動作速度に
殆んど差がないことが確認された。

このように、メモリセルの寄生ｎｐｎ型バイポーラトラ
ンジスタＴ１を構成することにより、ｎ・型埋込コレク
タ領域５Ａの電位の引き出しをベース電極１１Ａで行う
ことができるので、ｎ゛型埋込コレクタ領域５Ａの電位
をエピタキシャル層２の表面に引き出す引上用のｎ゛型
コレクタ領域及びそれに接続される配線（例えばアルミ
ニウム配線）をなくすことができる、この結果、メモリ
セル面積を縮小することができるので、ＳＢＤ型バイポ
ーラメモリの集積度を向上することができる。

また、第３図（所定の製造工程における要部断面図）は
、ｐ゛型ベース領域７Ａ及びｎ゛型埋込コレクタ領域５
Ａの一部を島形状に形成するエツチング工程終了後のメ
モリセルの断面図を示している。

島形状は、エピタキシャル層２の表面に、ＳｉＯ□、Ｓ
ｉ、Ｎ４．ＳｉＯ□の夫々を順次積層したエツチングマ
スクＭを用い５反応性イオンエツチング（ＲＩＥ）を施
すことで形成している。つまり、ｐ・型ベース領域７Ａ
及びｎ゛型埋込コレクタ領域５Ａを島形状で形成し、こ
の島形状のＰ゛型ベース領域７Ａの側壁及びｎ９型埋込
コレクタ領域５Ａの一部の側壁からベース電極１１Ａを
引き出すことにより、Ｐ°型ベース領域７Ａ形成領域に
留まることなく、ｎ９型埋込コレクタ領域５Ａに達成し
てもよいので、寸法許容範囲が大きなオーバエツチング
を行うことができる。したがって、ＳＢＤ型バイポーラ
メモリの製造プロセスにおいて、エツチング量の制御を
簡単にすることができる。

前記メモリセルの逆方向ｎｐｎ型バイポーラトランジス
タＴ２は、主に、ｎ・型埋込エミッタ領域５Ｂ、エピタ
キシャル層２．Ｐ型ベース領域８゜ｐ゛型ベース領域９
．ｎ゛型コレクタ領域１０Ｂで構成されている　ｎ＋型
コレクタ領域１０Ｂ、ｐ型ベース領域８．ｐ゛型ベース
領域９、エピタキシャル層２及びｎ゛型埋込エミッタ領
域５Ｂの表面の一部は、半導体基板１の主面から突出す
る島形状で構成されている。そして、前記寄生ｎｐｎ型
バイポーラトランジスタＴ１と同様−に、島形状のｐ型
ベース領域８及びｐ゛型ベース領域９Ｂの側壁には、ベ
ース電極１１Ｂが接続されている。逆方向ｎｐｎ型バイ
ポーラトランジスタＴ２のｎ＋型埋込エミッタ領域５Ｂ
は、相補デジイ、ト線ＤＬを構成している。

前記メモリセルの寄生ｎｐ、ｎ型バイポーラトランジス
タＴ１のｎ１型エミツタ領域１０Ａは、ベース電極１１
Ａ、ＩＩＢ上に延在する配線１３によって、逆方向ｎｐ
ｎ型バイポーラトランジスタＴ２のｎ°型コレクタ領域
１０Ｂに接続されている。配線１３は、層間絶縁膜１２
の上部に延在し、接続孔１２Ａを通してｎ◆型エミッタ
領域１０Ａ、　ｎ”型コレクタ領域１０Ｂの夫々に接続
されている。配線１３は、ｎ型不純物例えばリンが導入
された多結晶シリコン膜で形成する。

寄生ｎｐｎ型バイポーラトランジスタＴ１のエミッタ領
域を構成するエピタキシャル層２の表面、逆方向ｎｐｎ
型バイポーラトランジスタＴ２のｎ◆型コレクタ領域１
０Ｂ上の配線１３の表面の夫々には、ワード線ＷＬとし
て使用される配線１５が接続されて−いる。配線１５は
、配４ｆ１１３の上部に形成された層間絶縁膜１４の上
部に延在し、接続孔１４Ａを通してエピタキシャル層２
．配線１３の夫々に接続されている。配線１５は、例え
ば、バリアメタル層上にアルミニウム配線又は所定の添
加物を含有するアルミニウム配線を設けた複合膜で形成
する。

前記メモリセルのショットキーバリアダイオードＳＢＤ
は、エピタキシャル層２と配線１５とで構成される。低
抵抗ＲＬは、エピタキシャル層２で構成される。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

例えば１本発明は、ＳＢＤ型バイポーラメモリに限定さ
れず、埋込コレクタ領域上にシールド層として使用され
るベース領域を構成し、このベース領域が島形状で構成
されるバイポーラトランジスタを有す半導体集積回路装
置に全べて適用することができる。

また１本発明は、バイポーラメモリと相補型ＭＩ　Ｓ　
Ｆ　Ｅ　Ｔ（ＣＭＯＳ）とを混在させた半導体集積回路
装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

バイポーラメモリを有する半導体集積回路装置において
、バイポーラメモリのメモリセルを縮小することができ
るので、集積度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＳＢＤ型バイポーラ
メモリのメモリセルを示す要部断面図。 第２図は、前記メモリセルの等価回路図。 第３図は、前記メモリセルの所定の製造工程における要
部断面図である。 図中、２・・・エピタキシャル層、５Ａ・・・ｎ°型埋
込コレクタ領域、７Ａ、９・・・ｐ゛型ベース領域、１
０Ａ・・・ｎ′−型エミッタ領域、ＩＩＡ・・・ベース
電極、Ｔ１・・・寄生ｎｐｎ型バイポーラトランジスタ
、Ｔ２・・・逆方向ｎｐｎ型バイポーラトランジスタ、
ＤＬ・・・相補デジイト線、ＷＬ・・・ワード線、ＨＬ
・・・データ保持線、ＳＢＤ・・・ショットキーバリア
ダイオードである。 代理人　弁理士　小川勝男　　− 、、／

Claims (1)

1. 【特許請求の範囲】 １、埋込コレクタ領域上にアルアァ線で発生する少数キ
   ャリアをシールド可能なベース領域を形成したバイポー
   ラトランジスタでメモリセルが構成される半導体集積回
   路装置において、前記ベース領域及び少なくとも一部の
   埋込コレクタ領域を島形状に構成し、該島形状のベース
   領域の側壁及び一部の埋込コレクタ領域の側壁にベース
   電極を接続したことを特徴とする半導体集積回路装置。 ２、前記バイポーラトランジスタは、ショットキーバリ
   アダイオード型バイポーラメモリのメモリセルを構成す
   る寄生バイポーラトランジスタであることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記ショットキーバリアダイオード型バイポーラメ
   モリのメモリセルは、前記寄生バイポーラトランジスタ
   及び逆方向バイポーラトランジスタを有するスタチック
   型で構成されていることを特徴とする特許請求の範囲第
   ２項に記載の半導体集積回路装置。 ４、前記ベース電極は、ベース領域と同一導電型の不純
   物が導入された多結晶シリコン膜で構成されていること
   を特徴とする特許請求の範囲第１項乃至第３項に記載の
   半導体集積回路装置。