JPH0368540B2 - - Google Patents
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- Publication number
- JPH0368540B2 JPH0368540B2 JP57118510A JP11851082A JPH0368540B2 JP H0368540 B2 JPH0368540 B2 JP H0368540B2 JP 57118510 A JP57118510 A JP 57118510A JP 11851082 A JP11851082 A JP 11851082A JP H0368540 B2 JPH0368540 B2 JP H0368540B2
- Authority
- JP
- Japan
- Prior art keywords
- injector
- wiring
- npn transistor
- collector
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、I2L（Integrated Injection Logic）
回路からなる半導体装置、さらに詳しくはかかる
半導体装置の配線方法に関する。
回路からなる半導体装置、さらに詳しくはかかる
半導体装置の配線方法に関する。
I2Lの基本等価回路は第１図に示すとおりであ
り、インジエクタとして働くpnpトランジスタ１
のコレクタ２が、インバータとして働くマルチ・
コレクタnpnトランジスタ６のベース７と共通に
なつており、さらに、pnpトランジスタ１のベー
ス３とnpnトランジスタ６のエミツタ８は共に接
地されている。なお、４はインジエクタ、５はイ
ンジエクタ端子、９はコレクタ、１０はコレクタ
端子（出力端子）、１１はベース端子（入力端子）
である。
り、インジエクタとして働くpnpトランジスタ１
のコレクタ２が、インバータとして働くマルチ・
コレクタnpnトランジスタ６のベース７と共通に
なつており、さらに、pnpトランジスタ１のベー
ス３とnpnトランジスタ６のエミツタ８は共に接
地されている。なお、４はインジエクタ、５はイ
ンジエクタ端子、９はコレクタ、１０はコレクタ
端子（出力端子）、１１はベース端子（入力端子）
である。
第２図ａは、このようなI2L回路からなる集積
回路の従来のレイアウトの一例を示す平面パター
ン、第２図ｂは第２図ａのＡ−Ａ断面図である。
２１はn+基板、２２はその上に形成したｎ層で
あり、この両者は第１図のpnpトランジスタ１の
ベース３とnpnトランジスタ６のエミツタ８を兼
ね接地されている。１２は絶縁膜である。
回路の従来のレイアウトの一例を示す平面パター
ン、第２図ｂは第２図ａのＡ−Ａ断面図である。
２１はn+基板、２２はその上に形成したｎ層で
あり、この両者は第１図のpnpトランジスタ１の
ベース３とnpnトランジスタ６のエミツタ８を兼
ね接地されている。１２は絶縁膜である。
図からわかるように、従来のI2L回路からなる
集積回路では、セル内の配線の一部、たとえば、
２３がnpnトランジスタのベース７上をクロスオ
ーバして配線されていた。しかしながら、このよ
うな配線方法では、npnトランジスタの余分なベ
ース面積が増し、npnトランジスタの１コレクタ
当りの電流増幅率が下り、接合容量が増すなどの
難点があつた。また、インジエクタ線５と平行方
向にコレクタを並べるような配置のセルにおいて
は、配線が交叉したり、あるいは、配線の面積が
大きくなるなどの難点があつた。
集積回路では、セル内の配線の一部、たとえば、
２３がnpnトランジスタのベース７上をクロスオ
ーバして配線されていた。しかしながら、このよ
うな配線方法では、npnトランジスタの余分なベ
ース面積が増し、npnトランジスタの１コレクタ
当りの電流増幅率が下り、接合容量が増すなどの
難点があつた。また、インジエクタ線５と平行方
向にコレクタを並べるような配置のセルにおいて
は、配線が交叉したり、あるいは、配線の面積が
大きくなるなどの難点があつた。
本発明は、以上のような従来技術の難点をなく
した配線をもつたI2L回路からなる集積回路を提
供することを目的とする。
した配線をもつたI2L回路からなる集積回路を提
供することを目的とする。
本発明は、この目的を達成するために、I2L回
路のインジエクタとなるnpnトランジスタのベー
ス上に配線を通すようにしたものである。
路のインジエクタとなるnpnトランジスタのベー
ス上に配線を通すようにしたものである。
以下に、本発明を実施例により詳細に説明す
る。
る。
第３図ａは本発明による配線を行なつたI2L回
路の一実施例の平面パターン、第３図ｂは第３図
ａのＢ−Ｂ断面図である。
路の一実施例の平面パターン、第３図ｂは第３図
ａのＢ−Ｂ断面図である。
通常、I2L回路のインジエクタ線の配線とnpn
トランジスタのベース端子あるいはコレクタ端子
の間に間隙がある。本発明においては、図示のよ
うに、この間隙の間に配線２３を通すようにした
ものである。このようにすることによつて、従
来、npnトランジスタにベース上を通していた配
線の数を減少させることができる。とくに、イン
ダクタと平行にコレクタを配線するようなセルで
は、以上のような本発明の配線方法が有効であ
る。
トランジスタのベース端子あるいはコレクタ端子
の間に間隙がある。本発明においては、図示のよ
うに、この間隙の間に配線２３を通すようにした
ものである。このようにすることによつて、従
来、npnトランジスタにベース上を通していた配
線の数を減少させることができる。とくに、イン
ダクタと平行にコレクタを配線するようなセルで
は、以上のような本発明の配線方法が有効であ
る。
また第３図ｂに示すように、配線２３とnpnト
ランジスタのベース２，７は平面図上で互いに離
間する配置に設けられている。
ランジスタのベース２，７は平面図上で互いに離
間する配置に設けられている。
第４図は本発明の配線方法をＤ形フリツプ・フ
ロツプ回路に応用した場合の実施例を示す平面パ
ターンである。第５図は比較のために、従来の配
線方法による同一回路のレイアウト図を示したも
のである。両図からわかるように、本発明の配線
方法によれば、配線によるnpnトランジスタの無
駄なベース領域を皆無、もしくは減少させること
ができる。これにより、npnトランジスタの電流
増幅率を従来の場合より大きく保つことができ、
さらに、接合容量を減少させることができる。
ロツプ回路に応用した場合の実施例を示す平面パ
ターンである。第５図は比較のために、従来の配
線方法による同一回路のレイアウト図を示したも
のである。両図からわかるように、本発明の配線
方法によれば、配線によるnpnトランジスタの無
駄なベース領域を皆無、もしくは減少させること
ができる。これにより、npnトランジスタの電流
増幅率を従来の場合より大きく保つことができ、
さらに、接合容量を減少させることができる。
また、第６図はインジエクタと平行にコレクタ
を並べる形のＤ形フリツプ・フロツプ回路の場合
の本発明による配線方法の実施例の平面パターン
である。第７図は比較のために、従来の配線方法
による同一回路のレイアウト図を示したものであ
る。従来の配線方向による場合はAl配線が交叉
してしまうため拡散層などによる多層配線が必要
になる。第７図において２５はnpnトランジスタ
のベースと同じｐ領域であり、その中にn+領域
２４をクロス・アンダーとして配線に用いてい
る。このn+領域は通常npnトランジスタのコレク
タ１０と同一の拡散層で形成されるため不純物濃
度が高く、それに従つて接合容量が大きくなる。
したがつて、従来の配線法では動作速度が低下し
てしまう。さらに、第６図と第７図を比較すると
明らかなように、本発明による配線法を用いた方
が回路面積を非常に小さくできる。本実施例のよ
うに、本発明の配線方法を用いることによつて、
特性を向上させ得るほかに、レイアウト設計の自
由度も増すことがわかる。
を並べる形のＤ形フリツプ・フロツプ回路の場合
の本発明による配線方法の実施例の平面パターン
である。第７図は比較のために、従来の配線方法
による同一回路のレイアウト図を示したものであ
る。従来の配線方向による場合はAl配線が交叉
してしまうため拡散層などによる多層配線が必要
になる。第７図において２５はnpnトランジスタ
のベースと同じｐ領域であり、その中にn+領域
２４をクロス・アンダーとして配線に用いてい
る。このn+領域は通常npnトランジスタのコレク
タ１０と同一の拡散層で形成されるため不純物濃
度が高く、それに従つて接合容量が大きくなる。
したがつて、従来の配線法では動作速度が低下し
てしまう。さらに、第６図と第７図を比較すると
明らかなように、本発明による配線法を用いた方
が回路面積を非常に小さくできる。本実施例のよ
うに、本発明の配線方法を用いることによつて、
特性を向上させ得るほかに、レイアウト設計の自
由度も増すことがわかる。
以上説明したところから明らかなように、本発
明は、 (1) 配線をインジエクタ線とnpnトランジスタの
ベース、あるいはコレクタ端子の配線の間に通
す、 (2) (1)によりnpnトランジスタの無駄なベース領
域を皆無、もしくは減少させることができる、 (3) (2)により、回路のレイアウト面積を減少でき
る、 (4) (2)により、npnトランジスタの電流増幅率の
無駄な低下を抑えることができる、 (5) (2)により、npnトランジスタの接合容量を減
少させることができる、 (6) (1)により、レイアウト設計の自由度を増すこ
とができる、 などの特長がある。
明は、 (1) 配線をインジエクタ線とnpnトランジスタの
ベース、あるいはコレクタ端子の配線の間に通
す、 (2) (1)によりnpnトランジスタの無駄なベース領
域を皆無、もしくは減少させることができる、 (3) (2)により、回路のレイアウト面積を減少でき
る、 (4) (2)により、npnトランジスタの電流増幅率の
無駄な低下を抑えることができる、 (5) (2)により、npnトランジスタの接合容量を減
少させることができる、 (6) (1)により、レイアウト設計の自由度を増すこ
とができる、 などの特長がある。
第１図はI2Lの基本等価回路を示す図、第２図
ａは従来のI2L回路からなる集積回路の平面パタ
ーンを示す図、第２図ｂは第２図ａのＡ−Ａ断面
図、第３図ａは本発明の一実施例の平面パターン
を示す図、第３図ｂは第３図ａのＢ−Ｂ断面図、
第４図、第６図は本発明による配線方法を応用し
たＤ形フリツプ・フロツプ回路の平面パターンを
示す図、第５図、第７図は従来の配線方法による
第４図と同一回路の平面パターンを示す図であ
る。 図において、１：pnpトランジスタ、２：pnp
トランジスタのコレクタ、３：pnpトランジスタ
のベース、４：インジエクタ、５：インジエクタ
端子、６：npnトランジスタ、７：npnトランジ
スタのベース、８：npnトランジスタのエミツ
タ、９：コレクタ、１０：コレクタ端子、１１：
ベース端子、１２：絶縁膜、２１：n+基板、２
２：ｎ層、２３：Al配線、２４：クロス・アン
ダーのn+層配線、２５：クロス・アンダーのた
めのｐ層、２６：クロス・アンダー部のｐ層を接
地するための電極。
ａは従来のI2L回路からなる集積回路の平面パタ
ーンを示す図、第２図ｂは第２図ａのＡ−Ａ断面
図、第３図ａは本発明の一実施例の平面パターン
を示す図、第３図ｂは第３図ａのＢ−Ｂ断面図、
第４図、第６図は本発明による配線方法を応用し
たＤ形フリツプ・フロツプ回路の平面パターンを
示す図、第５図、第７図は従来の配線方法による
第４図と同一回路の平面パターンを示す図であ
る。 図において、１：pnpトランジスタ、２：pnp
トランジスタのコレクタ、３：pnpトランジスタ
のベース、４：インジエクタ、５：インジエクタ
端子、６：npnトランジスタ、７：npnトランジ
スタのベース、８：npnトランジスタのエミツ
タ、９：コレクタ、１０：コレクタ端子、１１：
ベース端子、１２：絶縁膜、２１：n+基板、２
２：ｎ層、２３：Al配線、２４：クロス・アン
ダーのn+層配線、２５：クロス・アンダーのた
めのｐ層、２６：クロス・アンダー部のｐ層を接
地するための電極。
Claims (1)
- 【特許請求の範囲】 １ pnpトランジスタとnpnトランジスタを含む
複数のI2Lを該I2Lのpnpトランジスタのエミツタ
で構成されるインジエクタの方向に沿つて配置
し、上記インジエクタと電気的に接続されたイン
ジエクタ線を上記インジエクタと連続して接続す
るように設け、上記インジエクタの一方の側に配
置されたI2Lのnpnトランジスタのコレクタと上
記インジエクタの同じ側に配置された他のnpnト
ランジスタのコレクタとの間を接続する配線層が
設けられてなる半導体装置において、上記配線層
は、上記npnトランジスタのベース領域と上記イ
ンジエクタとが対向する部分であるところの上記
pnpトランジスタのベース領域上に上記インジエ
クタと並行に形成され、上記配線層と上記ベース
領域とが平面図上で互いに離間する配置に設けら
れることを特徴とする半導体装置。 ２ 上記配線層は、その一部が上記インジエクタ
を形成する拡散層上に形成されることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118510A JPS5825259A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118510A JPS5825259A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825259A JPS5825259A (ja) | 1983-02-15 |
| JPH0368540B2 true JPH0368540B2 (ja) | 1991-10-28 |
Family
ID=14738418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118510A Granted JPS5825259A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825259A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935030A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5215359A (en) * | 1975-07-25 | 1977-02-04 | Hitachi Ltd | Method and equipment to insepct surface condition of objects |
| JPS5370686A (en) * | 1976-12-03 | 1978-06-23 | Thomson Csf | Logic ic structure |
-
1982
- 1982-07-09 JP JP57118510A patent/JPS5825259A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935030A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5215359A (en) * | 1975-07-25 | 1977-02-04 | Hitachi Ltd | Method and equipment to insepct surface condition of objects |
| JPS5370686A (en) * | 1976-12-03 | 1978-06-23 | Thomson Csf | Logic ic structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5825259A (ja) | 1983-02-15 |
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