JPS58225722A - 重み付けされたスイツチング素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、デジタル信号をアナログ信号に変換する為の
ＤＡ変換器に使用される重み付けされたスイッチング素
子に関し、特に、ＬＳＩ（大規模集積回路）内に集積さ
れるスイッチング素子に関する。

近来、音声合成やＰＣＭ（パルスコードモジーレーショ
ン）な利用したオーディオ装置の開発が盛んである。こ
れらの技術では、デジタル処理によって鎗子化されたデ
ジタル信号をアナログ信号に変換する為のＤＡ変換器が
使用される。ＤＡ変換器には、重み付された抵抗、ある
いはラダー型抵抗が用いられるのが一般的であるが、特
に、音声合成用Ｔ、　Ｓ　Ｉの場合には、ＤＡ変換器は
他の回路と共にＬＳＩ内に集積される。

従来、Ｌ　Ｓ　Ｉ内にＤＡ変換器を形成する場合、その
変換用の素子として、重み付けされたスイッチング素子
、即ち、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ
　）が用いられる。第１図は、従来の集積化されたＤＡ
変換器の等価回路図であり、出力端子ＯＵＴと接地間に
ＩＧＦＥＴＱｏ−Ｑ、が並列接続され、各ゲート電極に
対応するデジタル信号ａｏ”’−ａｎが印加されている
。Ｉ　Ｇ　Ｆ　Ｅ　ＴＱｏ〜動は、そのオン状態に流れ
る電流が２ｎ（ｎ＝ｏ。

１．２・・・）の関係を満す様に、そのサイズが設計さ
れている。即ち、ＩＧＦＥＴＱｏ〜Ｑ＋１のチャンネル
長を一定とした場合、Ｉ　Ｇ　Ｆ　Ｅ　ＴＱｏのチャン
ネル幅をＷとすると、ＩＧＦＥＴＱは２ＸＷ、ＩＧＦＥ
ＴＱ２は２”ＸＷ、ＩＧＦＥＴＱｓは２３×Ｗ、及びＩ
　Ｇ　Ｆ　Ｅ　Ｔ　Ｑｎは２ｎＸＷとなっている。この
様なＩ　Ｇ　Ｆ　Ｅ　Ｔ　Ｑｏ　＝　Ｑｎをデジタル信
号ａ。−ａｎでスイッチングすることにより、出力端子
ＯＵＴから流れる電流■は、階段状に変化し、アナログ
信号を得ることができるのである。

ところが、Ｉ　Ｇ　Ｆ　Ｅ　Ｔ　Ｑｏ　＝Ｑｎを２”　
Ｘ　Ｗ（ｎ　＝０．１．２・・・、ＷはＩ　ＧＦ　Ｅ　
ＴＱｏのチャンネル幅）の関係で半導体基板上に形成す
る場合、チャンネル幅の大きなＩＧＦＥＴは、占有する
面積が大きくなるため、他のパターンとの制約により、
半導体基板上の任意個所に形成する自由度が失なわれる
。そして、そのＩＧＦＥＴを曲折して形成する場合には
、そのチャンネル幅の補正等が必要となり、設計が煩雑
となる。更に、ＩＧＦＥＴの形成時、ドレイン及びソー
ス領域が熱処理によって広がるため、すべてのＩＧＦＥ
Ｔに於いて、チャンネル幅は設計値より略等しく短かく
なり、これが、電流に与える影醤は、チャンネル幅の短
かいＩＧＦＥＴはど太き（なる。その結果、電流値のバ
ラツキが大きくなり、アナログ信号が歪むという欠点を
有していた。

本発明は上述した点に鑑みて為され、所定のチャンネル
長と所定のチャンネル幅とを有するユニット化された基
本スイッチング素子を複数個任意の形状に配列し、デジ
タル信号の各ビットが印加される制御電極が、下位ビッ
トから順次２ｎ（ｎ二） ０、１．２．・・・）個の基本スイッチング素子を制御
する如く接続することにより、設計上の自由度が大ぎく
、且つ、バラツキの少ない重み付けされたスイッチング
素子を提供するものである。以下、図面を参照して本発
明の詳細な説明する。

第２図は、本発明の実施例を示すパターン図であり、Ｐ
型の半導体基板（又はＰ−ウェル）内にＮチャンネル型
の絶縁り′−１・電界効果トランジスタ（ＩＧＦＥＴ）
が形成される。（１）（２）（３）はＮ＋型のソース領
域、（４）（５）はＮ＋型のドレイン領域であり、これ
らは所定の間隔で交互に配列されている。ソース領域（
１）（２）（３）及びドレイン領域（４）（５）には、
互いに対向する方向に所定の幅で突出する突出部（６）
（７）が各々複数個設けられ、その突出部（６）（７）
間にチャンネル領域（８）が形成される。すべてのチャ
ンネル領域（８）は、同一のチャンネル長と同一のチャ
ンネル幅を有しており、ユニット化された基本スイッチ
ング素子、即ち、基本ＩＧＦＥＴを形成している。そし
て、ソース領域（１）（２）（３）及びドレイン領域、
、（４）（５）は、各基本ＩＧＦＥＴの共通のソース及
びドレインとなっている。本実施例の場合、デジタル信
号は５ビツトであり、チャンネル領域（８）の数は、横
方向に７個及び８個、メツシー状に配列されて、合計２
１個となっている。各チャンネル領域（８）上には、制
御電極、即ち、ポリシリコンで形成されたゲート電極（
９）（ト）０１）（２）０３が延在される。デジタル信
号の最下位ビン）ａ。が印加されるゲート電極（９）は
、１個のチャンネル領域（８）上に延在され、デジタル
信号ａ１が印加されるゲート電極（６）は２個のチャン
ネル領域（８）上に、デジタル信号ａ２が印加されろゲ
ート電極０めは４個のチャンネル領域（８）上に、デジ
タル信号ａ３が印加されるゲート電極（６）は８個のチ
ャンネル領域（８）上に延在され、更に最上位ビットの
デジタル信号ａ４が印加されるゲート電極（至）は１６
個のチャンネル領域（８）上に延在される。即ち、最下
位ビットから順次２”（ｎ＝０．１．２・・・）個の基
本ＩＧＦＥＴを制御する様、ゲート電極（９）αＱα１
）Ｑ２［ハ］を配線する。そして、その配線は任意のパ
ターンで自由に行え得る。本実施例ではゲート電極（９
）Ｈ（１１）０２は、各々、横方向の隣接するチャンネ
ル領域（８）を所定の個数接続しているが、ゲート電極
（至）は残りのチャンネル領域（８）を櫛型状に接続し
て一つにまとめている。一方、ソース領域（１）（２）
（３）上には、破線で示されるパターンに、アルミ配線
によってソース電極０→が形成され、更にドレイン領域
（４）（５）上にも破線で示されるパターンのドレイン
電極（ト）が形成される。これら、ソース電極（ロ）及
びドレイン電極（至）は、ゲート電極（９）〜（へ）と
酸化膜等の絶縁膜を介して、即ち、多層配線技術によっ
て形成され、ソース電極αａは接地電位ＧＮＤに、ドレ
イン電極（１［相］はアノログ信号の出力端子ＯＵＴに
接続される。

第２図に示されたパターン図を更に理解し易くするため
に、その形成方法を第３図及び第４図を参照して簡単に
説明する。

第３図に於いて、半導体基体上のソース予定領域ｏｆｃ
２ｆ（ａｆ、ドレイン予定領域＜ｄ＜５５及びチャンネ
ル予定領域（８１をマスクして、その他の部分（斜線の
付された部分）を熱酸化することにより、フィールド酸
化膜領域（ト）を形成する。即ち、この技術は周知の選
択酸化（ＬＯＣＯ８）と呼ばれるものである。そして、
ソース予定領域（１（（２（（３１、ドレイン予定領域
（４）（５）及びチャンネル予定領域（８）上に新しく
ゲート酸化膜を形成した後、第４図に示される如く、２
°（ｎ＝０．１．２・・・）個のチャンネル予定領域（
８（を覆う様にゲート電極（９）（ト）θＤ（２）０３
が、ポリシリコンによって形成される。ゲート電極（９
）０００１）（１２０葎は、その幅が基本ＩＧＦＥＴの
チャンネル長となる様に設剖される。そして、ソース予
定領域（１（（２）（３ｉ及びドレイン予定領域ｔｄ＜
５ｉ上のゲート酸化膜を除去した後、フィールド酸化膜
領域（ト）及びゲート電極（９）（ト）０］）（２）（
至）をマスクとして、Ｎ型の不純物をイオン注入する。

この技術は、所謂、セルファライン技術である。イオン
注入後、加熱処理すると、第２図に示される如（、ソー
ス領域（１）（２）（３）及びドレイン領域（４）（５
）は、やや広がるため、チャンネル領域（８）のチャン
ネル長は、ゲート電極（９３Ｃｉｏ　０η（２）〔葎の
幅より、わずか短かくなると共にチャンネ　′ル幅も短
かくなる。しかし、その変化幅は、各基本ＩＧＦＥＴの
チャンネル領域（８）に於いて等しくなるため、２０個
接続された場合の合成電流は、正、確に１個の基本ＩＧ
ＦＥＴに流れる電流の２ｎ倍となる。

１第５図は第２図に示された実施例の等価回路図であり
、出力端子ＯＵＴと接地間には、ユニット化された基本
ＩＧＦＥＴＱ７１が複数個並列接続され、デジタル信号
の最下位ビット殉は１個の基本ＩＧ　　　　　　　。

ＦＥＴ（１７）のゲートに、ａｌは２個、ａ２は４個、
ａ３は８個、ａ、は１６個の基本ＩＧＦＥＴＱ７）のゲ
ートに印加される。従って、１個の基本ＩＧＦＥＴαη
がオン状態のときに流れる電流なＩｒｅｆとすると、デ
ジタル信号の各ビットａ。−３４で制御される電流は、
正確に２°Ｘ　Ｉｒｅｆ　（ｎ　＝０．１．２　＝−）
となり、出力から取り出されるアナログ信号は、正確な
階段状波形となり歪のない信号となる。

上述の如く、本発明によれば、ユニット化された基本ス
イッチング素子を複数個、必要な数だけ任意のパターン
に配列し、そのゲートを２ｎ（ｎ＝０、１．２・・・）
の関係による個数だけ接続することにより、重み付けさ
れたスイッチング素子を構成できるものであり、基本ス
イッチング素子の配列を１田な形状にまとめることがで
きるため、ＬＳＩパターンの設計上の自由度が向上し、
他のパターンとめ制約が少な（なる。また、設計上のチ
ャンネルサイズと実際上のチャンネルサイズとの変化分
がスイッチング電流に与える影響を取り除けるので、従
来の如く、チャンネル長及びチャンネル幅の補正が必要
でなくなり、設計が簡単となると共に、アナログ信号の
歪が無（なるものである。

【図面の簡単な説明】

第１図は従来例を示す回路図、第２図は本発明の実施例
を示すパターン図、第３図及び第４図は第２図に示され
たパターン図を構成する場合の工程別パターン図、第５
図は第２図に示されたパターン図の等価回路図である。 主な図番の説明。 （１）（２）（３）・・・ソース領域、（４）（５）・
・・ドレイン領域、（６）αη・・・基本■ＧＦＥＴ０

Claims (1)

1. 【特許請求の範囲】 ■、量子化された複数ビットのデジタル信号の各ビット
   により制御され、そのスイッチング電流が２ｎ（ｎ＝ｏ
   、１．２・・・）の関係で重み付けされ吃 たスイッチング素子を半導体基板上に形成するゑ円 漬に於いて、所定チャンネル長と所定チャンネル幅とを
   有するユニット化された基本スイッチング素子を複数個
   任意形状に配列し、前記デジタル信号の各ビットが印加
   される制御電極が、下位ビットから順次２°（ｎ＝ｏ、
   　１．２・・・）個の前記基本スイッチング素子を制御
   する如（接続することを特徴とする重み付けされたスイ
   ッチング素子。