JPS5849957B2 - 電荷分配装置 - Google Patents
電荷分配装置Info
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- JPS5849957B2 JPS5849957B2 JP52045070A JP4507077A JPS5849957B2 JP S5849957 B2 JPS5849957 B2 JP S5849957B2 JP 52045070 A JP52045070 A JP 52045070A JP 4507077 A JP4507077 A JP 4507077A JP S5849957 B2 JPS5849957 B2 JP S5849957B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
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Description
【発明の詳細な説明】
本発明は複数の電荷結合デバイスを結合して戒り、導入
された電荷を正確に三等分又は四等分する電荷分配装置
に関する。
された電荷を正確に三等分又は四等分する電荷分配装置
に関する。
複数の電荷結合デバイスを縦続接続してシフト・レジス
タが構成されることは既に知られている通りである。
タが構成されることは既に知られている通りである。
また前記シフト・レジスタをＴ字型に接続することによ
り、電荷の分配が行われることも知られている。
り、電荷の分配が行われることも知られている。
即ち電荷結合デバイスのゲート電極面積を変化させるこ
とにより、任意な電荷分配比を得ることができる。
とにより、任意な電荷分配比を得ることができる。
従っである電荷を正確に三等分しようとする場合、二つ
のゲート電極面積は正確に等しくなければならない。
のゲート電極面積は正確に等しくなければならない。
しかし電荷結合デバイスの製造工程において、ある程度
の誤差面積生じるのは避けがたい現象である。
の誤差面積生じるのは避けがたい現象である。
いま電荷量Ｑを三等分したとすると、一方の電荷量ＱＡ
はＱＡ−（Ｑ／２）（１−ε） 他方の電荷の電荷量ＱＢはＱＢ −（Ｑ／２）（１＋ε
）となる。
はＱＡ−（Ｑ／２）（１−ε） 他方の電荷の電荷量ＱＢはＱＢ −（Ｑ／２）（１＋ε
）となる。
ここで、εは設計上あるいは処理工程により生ずる分配
誤差である。
誤差である。
本発明の一実施例による電荷分配装置は、まず電荷量Ｑ
を二分割してｐＱ及びｒＱなる電荷量を得る。
を二分割してｐＱ及びｒＱなる電荷量を得る。
ここで １）＋ｒは分配係数で、これを式で示す１
と、ｐ＝７（１−ε）およびｒ＝百（１＋ε）となる。
次に電荷量ｒＱを蓄積し、そしてｐＱを更に分割してｐ
２Ｑ及びｐｒＱなる電荷量を得る。
２Ｑ及びｐｒＱなる電荷量を得る。
ここで、ｐｒＱ−（Ｑ／４ ）（１−ε２）である。
また、前記ｒＱを更に分割してｐｒＱ及びｒ２Ｑなる電
荷量を得る。
荷量を得る。
そして前記ｐ２Ｑ及びｒ２Ｑを加算して（Ｑ−２，）（
１＋ε２）なる電荷量を得る。
１＋ε２）なる電荷量を得る。
かくて、εは１より小さいので、上記の誤差項ε２は無
視できるオーダとなる。
視できるオーダとなる。
以下図面を用いて本発明を詳述する。
第１図は従来から知られている２相クロツク制御ＣＣＤ
（電荷結合デバイス）シフト・レジスタの断面図、第２
図は該ＣＣＤシフト・レジスタの平面図である。
（電荷結合デバイス）シフト・レジスタの断面図、第２
図は該ＣＣＤシフト・レジスタの平面図である。
なお２相クロツク（φ１．φ２）によるＣＣＤの電荷転
送動作は、例えは「ソリッド・ステート・チクノロシイ
Ｊ１９７４年４月号第６７〜７７ページ、Ｊ、 Ｅ、
Ｃａｒｎｅｓ及びＷ、 Ｆ、 Ｋｏｓｏｎｏｃｋｙ著に
述べられている。
送動作は、例えは「ソリッド・ステート・チクノロシイ
Ｊ１９７４年４月号第６７〜７７ページ、Ｊ、 Ｅ、
Ｃａｒｎｅｓ及びＷ、 Ｆ、 Ｋｏｓｏｎｏｃｋｙ著に
述べられている。
図に示された電荷セル１２にはクロック信号φ１、電荷
セル１４にはクロック信号φ２、電荷セル１６にはクロ
ック信号φ１が交互に導入されている。
セル１４にはクロック信号φ２、電荷セル１６にはクロ
ック信号φ１が交互に導入されている。
またシリコン・サブストレート２にはＰ型不純物がドー
プされている。
プされている。
前記サブストレート２には第１絶縁物（８１０２）４が
被覆され、更に該第１絶縁物４の上には第１ゲート電極
（例えはポリシリコン製）６が付着されている。
被覆され、更に該第１絶縁物４の上には第１ゲート電極
（例えはポリシリコン製）６が付着されている。
前記第１絶縁物４には、更に第２絶縁物（Ｓｉ０２）１
０を介して第２ゲート電極（例えはアルミナ製）８が付
着されている。
０を介して第２ゲート電極（例えはアルミナ製）８が付
着されている。
即ち前記第２ゲート電極８は、前記第１ゲート電極６の
間隔を覆うような形で装着されている。
間隔を覆うような形で装着されている。
そして隣接する第１ゲート電極６及び第２ゲート電極８
は電気的に結合されており、同一のクロック信号φ１又
はφ２を導入している。
は電気的に結合されており、同一のクロック信号φ１又
はφ２を導入している。
上述の如く構成された第１ゲート電極６及び第２ゲート
電極８は一体となって一つの電荷セル１２，１４，１６
を形成している。
電極８は一体となって一つの電荷セル１２，１４，１６
を形成している。
第３Ａ図はクロック信号φ１及びφ２のタイムチャート
、第３Ｂ図は該クロック信号φ１及びφ２を第１図に示
したＣＣＤシフト・レジスタに印加したときの電荷転送
動作を説明する図である。
、第３Ｂ図は該クロック信号φ１及びφ２を第１図に示
したＣＣＤシフト・レジスタに印加したときの電荷転送
動作を説明する図である。
第３Ｂ図においてゲート電極３０は、第１図に示した第
１ゲート電極６及び第２ゲート電極８の総称である。
１ゲート電極６及び第２ゲート電極８の総称である。
同様に絶縁物３２は、−上述の第１絶縁物４及び第２絶
縁物１０の総称である。
縁物１０の総称である。
そして図には各クロック時刻Ｔ１ないしＴ７におけるポ
テンシャル（換言すると空乏層の深さ）が示されている
。
テンシャル（換言すると空乏層の深さ）が示されている
。
図より明らかな如くクロック時刻Ｔ２゜Ｔ４ 、Ｔ６に
おいては電荷の蓄積が行われ、又クロック時刻ＴＩ 、
Ｔ３ 、Ｔ５ 、Ｔ７においては電荷の転送が行われる
。
おいては電荷の蓄積が行われ、又クロック時刻ＴＩ 、
Ｔ３ 、Ｔ５ 、Ｔ７においては電荷の転送が行われる
。
このような２組りロック信号によるＣＣＤ制御は既に知
られていることでもあり詳細な説明は省略する。
られていることでもあり詳細な説明は省略する。
第４図は、二つのＣＣＤシフト・レジスタに含まれる「
電荷分岐セル」群２０，２２，２６を示した平面図であ
る。
電荷分岐セル」群２０，２２，２６を示した平面図であ
る。
図において電荷セル１８゜２０．２２，２４は縦続接続
されて第１ＣＣＤシフト・レジスタを構成する。
されて第１ＣＣＤシフト・レジスタを構成する。
同様に電荷セル２０゜２６．２８，３０は第２ＣＣＤシ
フト・レジスタを構成する。
フト・レジスタを構成する。
ここで前記電荷セル２０には二つの隣接する電荷セル２
２，２６が接続されている。
２，２６が接続されている。
即ち前記電荷セル２２は第１ＣＣＤシフト・レジスタに
属し、前記電荷セル２６は第２ ＣＣＤシフト・レジス
タに属し、前記電荷セル２０はこれら両方のシフト・レ
ジスタに属する電荷セルである。
属し、前記電荷セル２６は第２ ＣＣＤシフト・レジス
タに属し、前記電荷セル２０はこれら両方のシフト・レ
ジスタに属する電荷セルである。
また第１図及び第２図に示されたＣＣＤシフト・レジス
タと同様、電荷セル１８ 、２０ 、２４ 。
タと同様、電荷セル１８ 、２０ 、２４ 。
２８．３０のゲート電極（第１及び第２ゲート電極）に
は、クロック信号φ１又はφ２が導入されている。
は、クロック信号φ１又はφ２が導入されている。
しかし前記電荷セル２２のゲート電極にはＡ・φ１信号
が、また前記電荷セル２６のゲート電極にはＡ・φ１信
号が導入されている。
が、また前記電荷セル２６のゲート電極にはＡ・φ１信
号が導入されている。
ここで前記Ａ・φ１信号とは、Ａ信号とクロック信号φ
１とを導入したＡＮＤ論理回路３２から送り出される信
号である。
１とを導入したＡＮＤ論理回路３２から送り出される信
号である。
同様に前記Ａ・φ１信号とは、Ａ信号とクロック信号φ
１とを導入したＡＮＤ論理回路３４から送り出される信
号である。
１とを導入したＡＮＤ論理回路３４から送り出される信
号である。
なおこれら論理回路３２，３４に関する実例は、本出願
人に係る特開昭５２−１２７７４３号「電荷結合デバイ
スによるアナログ・デジタル・コンバータ」及び特開昭
５２−１２７７４４号「電荷結合デバイスによるデジタ
ル・アナログコンバータ」に記載されている。
人に係る特開昭５２−１２７７４３号「電荷結合デバイ
スによるアナログ・デジタル・コンバータ」及び特開昭
５２−１２７７４４号「電荷結合デバイスによるデジタ
ル・アナログコンバータ」に記載されている。
従って前記Ａ信号が論理状態「０」のとき前記Ａ・φ１
信号は常に論理状態「０」となり、前記電荷セル２２に
は何のクロック・パルスも導入されないこととなる。
信号は常に論理状態「０」となり、前記電荷セル２２に
は何のクロック・パルスも導入されないこととなる。
また前記Ａ信号が論理状態「０」のとき前記Ａ信号は論
理状態「１」となるため、電荷セル２６にはクロック信
号φ１と同一信号レベルを有するクロック信号Ａ・φ１
が導入される。
理状態「１」となるため、電荷セル２６にはクロック信
号φ１と同一信号レベルを有するクロック信号Ａ・φ１
が導入される。
従って電荷セル２０に蓄積されている電荷は、クロック
信号φ１に同期して電荷セル２６へ転送されることにな
る。
信号φ１に同期して電荷セル２６へ転送されることにな
る。
また前記電荷セル２２のゲート電極に論理状態「０」の
信号が導入されている限り、前記電荷セル２２への電荷
転送は生じない。
信号が導入されている限り、前記電荷セル２２への電荷
転送は生じない。
その後クロック信号φ１．φ２の発生に伴って、前記電
荷セル２６の電荷は電荷セル２Ｂ、３０へと順次転送さ
れていく。
荷セル２６の電荷は電荷セル２Ｂ、３０へと順次転送さ
れていく。
信号Ａが論理状態「１」のとき信号Ａは論理状態ｒＯＪ
となるため、電荷セル２６に導入されるＡ・φ１信号は
常に論理状態「０」となる。
となるため、電荷セル２６に導入されるＡ・φ１信号は
常に論理状態「０」となる。
これに対して電荷セル２２に導入されるＡ・φ１信号は
、クロック信号φ１に応答して論理状態「１」をとりう
る。
、クロック信号φ１に応答して論理状態「１」をとりう
る。
従って電荷セル２０に蓄積されていた電荷は前記電荷セ
ル２２へ転送される（電荷セル２６へ転送されることは
ない）。
ル２２へ転送される（電荷セル２６へ転送されることは
ない）。
このようにして電荷セル１８に導入された電荷３６は、
前記Ａ及びＡ信号の論理状態により第１ＣＣＤシフト・
レジスタ（電荷セル２２の方向）又は第２ＣＣＤシフト
・レジスタ（電荷セル２６の方向）へと分岐されていく
。
前記Ａ及びＡ信号の論理状態により第１ＣＣＤシフト・
レジスタ（電荷セル２２の方向）又は第２ＣＣＤシフト
・レジスタ（電荷セル２６の方向）へと分岐されていく
。
以上述べた如く「電荷分岐セル」群には電荷セル２０．
２２．２６が含まれるため、二つのＣＣＤシフト・レジ
スタのいずれか一方を選択することができた。
２２．２６が含まれるため、二つのＣＣＤシフト・レジ
スタのいずれか一方を選択することができた。
しかし前記「電荷分岐セル−１群に更に多くの電荷セル
を接続させ、これによって二つ以上のＣＣＤシフト・レ
ジスタへの分岐を行うことも可能である。
を接続させ、これによって二つ以上のＣＣＤシフト・レ
ジスタへの分岐を行うことも可能である。
第５図は二つのＣＣＤシフト・レジスタに含まれる「電
荷加算セル」４６を示した平面図である。
荷加算セル」４６を示した平面図である。
図において電荷セル３Ｂ、４０，４２，４６は縦続接続
されており、従来の第１ＣＣＤシフト・レジスタを構成
する。
されており、従来の第１ＣＣＤシフト・レジスタを構成
する。
同様に電荷セル４４，４６゜４Ｂ 、５０は第２ＣＣＤ
シフト・レジスタを構成する。
シフト・レジスタを構成する。
前記電荷セル４６は、電荷セル４２及び電荷セル４４の
双方から転送されてきた電荷を蓄積する。
双方から転送されてきた電荷を蓄積する。
そこで前記電荷セル４６には「電荷加算セル」の名前が
付けられている。
付けられている。
なお第３Ａ図に示されたクロック信号φ１．φ２は第５
図についても適用される。
図についても適用される。
そこで次に、第３Ａ図に示されたクロック信号φ１．φ
２を用いて電荷の移動を説明する。
２を用いて電荷の移動を説明する。
クロック時刻Ｔ３において、電荷セル４２．４４のそれ
ぞれには電荷が転送されてくる（第３Ｂ図、クロック時
刻Ｔ３参照）。
ぞれには電荷が転送されてくる（第３Ｂ図、クロック時
刻Ｔ３参照）。
このとき電荷セル４６のゲート電極（クロック信号φ１
を導入している）は零ボルトを呈している。
を導入している）は零ボルトを呈している。
次にクロック時刻Ｔ４において、電荷セル４６の三つの
ゲート電極には正電圧（クロック信号φ１）が印力目さ
れる。
ゲート電極には正電圧（クロック信号φ１）が印力目さ
れる。
クロック信号φ２はクロック時刻Ｔ３の場合と同様、正
電圧を保持している。
電圧を保持している。
従って前記電荷セル４２，４４に蓄積された電荷は、末
だ電荷セル４６に転送されることなく留まっている。
だ電荷セル４６に転送されることなく留まっている。
クロック時刻がＴ４からＴ５へ遷移するときクロック信
号φ１は正電圧を保持し、またクロック信号φ２は零ボ
ルトに降下する。
号φ１は正電圧を保持し、またクロック信号φ２は零ボ
ルトに降下する。
依って前記電荷セル４２，４４に蓄積されていた電荷は
、共に電荷セル４６へ転送される（第３Ｂ図、クロック
時刻Ｔ５参照）。
、共に電荷セル４６へ転送される（第３Ｂ図、クロック
時刻Ｔ５参照）。
即ち前記電荷セル４６において電荷の加え合わせが行わ
れたことになる。
れたことになる。
その後クロック時刻Ｔ６からＴＩにかけて、前記電荷セ
ル４６の電荷は電荷セル４８へ転送される。
ル４６の電荷は電荷セル４８へ転送される。
図に示された「電荷加算セル」４６は二つの電荷セル４
２．４４の電荷を加え合わせんとするものであるが、二
つ以上の電荷セルに蓄積されている電荷を加算する場合
にも同様の方法をとることができる。
２．４４の電荷を加え合わせんとするものであるが、二
つ以上の電荷セルに蓄積されている電荷を加算する場合
にも同様の方法をとることができる。
第６図は、三つのＣＣＤシフト・レジスタに含まれる「
電荷分配セル」５８を示した平面図である。
電荷分配セル」５８を示した平面図である。
電荷セル５２，５４，５６，５８は縦続接続されて第１
ＣＣＤシフトレジスクを構成する。
ＣＣＤシフトレジスクを構成する。
同様に電荷セル５Ｂ、６０，６２は第２ＣＣＤシフト・
レジスタを構成し、電荷セル６６．６４゜５８は第３Ｃ
ＣＤシフト・レジスタを構成する。
レジスタを構成し、電荷セル６６．６４゜５８は第３Ｃ
ＣＤシフト・レジスタを構成する。
クロック時刻Ｔ１において、電荷セル５６の電荷は電荷
セル５８に転送される（第３Ａ図、第３Ｂ図参照）。
セル５８に転送される（第３Ａ図、第３Ｂ図参照）。
次にクロック時刻Ｔ２からＴ３にかけて、前記電荷セル
５８の電荷は電荷セル６０゜６４（共にクロック信号φ
２を導入している）へ分配転送される。
５８の電荷は電荷セル６０゜６４（共にクロック信号φ
２を導入している）へ分配転送される。
即ち前記電荷セル６０，６４へ分配される電荷量は、前
記電荷セル６０．６４のゲート電極面積に比例して配分
される値である。
記電荷セル６０．６４のゲート電極面積に比例して配分
される値である。
従って前記電荷セル６０，６４のゲート電極面積がほぼ
等しい場合、分配される電荷量もほぼ等しくなる。
等しい場合、分配される電荷量もほぼ等しくなる。
以上が電荷セル５８を「電荷分配セル」と名付けたゆえ
んである。
んである。
電荷セル５８に接続された電荷セルの数を２個以−ヒと
することもできる。
することもできる。
いま前記電荷セル５８に接続された電荷セルの数を３個
とすると、各々の電荷セルに分配される電荷量は１／３
となる（但し３個の電荷セルのゲート電極面積は等しい
とする）。
とすると、各々の電荷セルに分配される電荷量は１／３
となる（但し３個の電荷セルのゲート電極面積は等しい
とする）。
以上の如く、前記電荷セル５８に接続する電荷セルの数
及びそのゲート電極面積を加減することにより任意の電
荷分配量を得ることができる。
及びそのゲート電極面積を加減することにより任意の電
荷分配量を得ることができる。
第７図は本発明の一実施例による電荷分配装置の平面図
である。
である。
図に示された５個の電荷セル８０．７４．７３．７８．
８２は縦続接続されており、従来から知られているシフ
ト・レジスタを構成している。
８２は縦続接続されており、従来から知られているシフ
ト・レジスタを構成している。
また前記電荷セルフ３，７４゜７８のそれぞれには電荷
セルフ０，８４，８６が結合されている。
セルフ０，８４，８６が結合されている。
なお各々の電荷セルに含まれるゲーｔ−０１〜Ｇ１５に
は別個のクロック信号が印加されている。
は別個のクロック信号が印加されている。
図示された各々のセルは、導入されたクロック信号に応
答して「電荷分岐セル］「電荷分配セル」 「電荷加算
セル」の機能を果たす。
答して「電荷分岐セル］「電荷分配セル」 「電荷加算
セル」の機能を果たす。
そして電荷セルフ０のゲートＧ１に導入された電荷（電
荷量Ｑ）は分割されて、電荷セル８４のゲートＧ１３か
らは電荷量Ｑ／４、電荷セル８６のゲー１−０１５から
は電荷量Ｑ／４、電荷セル８２のゲーｈＧ１１からは電
荷量Ｑ／２の電荷が送り出される。
荷量Ｑ）は分割されて、電荷セル８４のゲートＧ１３か
らは電荷量Ｑ／４、電荷セル８６のゲー１−０１５から
は電荷量Ｑ／４、電荷セル８２のゲーｈＧ１１からは電
荷量Ｑ／２の電荷が送り出される。
これを次に説明する。ゲートＧ１に導入された電荷（電
荷量Ｑ）はゲ−）（）３に転送され、次に三等分されて
ゲートＧ５及びゲートＧ９に転送される。
荷量Ｑ）はゲ−）（）３に転送され、次に三等分されて
ゲートＧ５及びゲートＧ９に転送される。
しかし前記ゲ−１−Ｇ５．Ｇ９に分配された電荷は、Ｃ
ＣＤの製造工程に起因して完全に等しい電荷量とならな
い。
ＣＤの製造工程に起因して完全に等しい電荷量とならな
い。
却ちゲー１−０５に分配される電荷量はｐＱ、ゲートＧ
９に分配される電荷量はｒＱとなる。
９に分配される電荷量はｒＱとなる。
いまゲートＧ１に電荷（電荷量Ｑ）が蓄積されていると
き、これをＱ（Ｇ１）で表わすとする。
き、これをＱ（Ｇ１）で表わすとする。
するとＱ（Ｇ１）はＱ（Ｇ３）に転送され、次いで前記
Ｑ（０３：］はｐＱ（Ｇ５）及びｒ Ｑ ＣＧ ９ ：
］に分割される。
Ｑ（０３：］はｐＱ（Ｇ５）及びｒ Ｑ ＣＧ ９ ：
］に分割される。
前記ｒＱ（Ｇ９）は再びゲートＧ３に戻されてｒ Ｑ
（Ｇ ３ ）となり、ここで更に分割されてｐｒＱｃＧ
５）及びｒ２ＱＣＧ９）となる。
（Ｇ ３ ）となり、ここで更に分割されてｐｒＱｃＧ
５）及びｒ２ＱＣＧ９）となる。
そして前記１）ｒＱ（Ｇ５）はｐｒＱ（Ｇ１３）に転送
され、ゲートＧ１３から出力電荷９０として送り出され
る。
され、ゲートＧ１３から出力電荷９０として送り出され
る。
前記出力電荷９０の電荷量はｐｒＱ−（Ｑ／４ ）（１
−６２） となる。
−６２） となる。
前記ｒ２ＱＣＧ９）はｒ２Ｑ（Ｇ１１ ）に転送される
。
。
また前記ｐＱ（Ｇ５）はＩ）ＱＣＧ７）→ｐＱ（Ｇ５）
→ｐＱ（Ｇ３）となる。
→ｐＱ（Ｇ３）となる。
前記ｐＱ（Ｇ３）は分割されてｐ２ＱＣＧ５〕及びｐｒ
Ｑ （Ｇ ９ ）となる。
Ｑ （Ｇ ９ ）となる。
前記ｐｒＱ（Ｇ９）はｐｒＱ（Ｇ１５）に転送され、そ
して０１５から出力電荷９２として送り出される。
して０１５から出力電荷９２として送り出される。
このときの電荷量は（Ｑ／４）（１−６２）である。
また前記Ｐ２Ｑ（（）５）はｐ２ＱＩ： Ｇ３ ）−”
ｐ２Ｑ（Ｇ９ ）−ｐ２Ｑ（Ｇ１１：］と転送される。
ｐ２Ｑ（Ｇ９ ）−ｐ２Ｑ（Ｇ１１：］と転送される。
なおゲートＧ１１には前記ｒ２Ｑ（Ｇ１１）が蓄積され
ているため、該ゲートＧ１１に蓄積される電荷量の総和
は（ｐ”＋ｒ２）Ｑとなる月日ち （ｐ２＋ｒ２）Ｑ＝（Ｑ／ ２ ） （１＋ε２）であ
る。
ているため、該ゲートＧ１１に蓄積される電荷量の総和
は（ｐ”＋ｒ２）Ｑとなる月日ち （ｐ２＋ｒ２）Ｑ＝（Ｑ／ ２ ） （１＋ε２）であ
る。
そして前記ゲートＧ１１からは、（Ｑ／２）（１＋６２
）なる電荷量の出力電荷９４が送り出される。
）なる電荷量の出力電荷９４が送り出される。
このように前記出力電荷９４の電荷量に含まれる誤差電
荷はε２Ｑ／２であり、通常の三笠分法により得られる
電荷量（１−ε）Ｑ又は（１＋ε）Ｑの誤差電荷±εＱ
と比較すると、十分小さな誤差値となる。
荷はε２Ｑ／２であり、通常の三笠分法により得られる
電荷量（１−ε）Ｑ又は（１＋ε）Ｑの誤差電荷±εＱ
と比較すると、十分小さな誤差値となる。
第８Ａ図は第７図に示されたゲー１−Ｇｌ〜Ｇ１５と該
ゲート０１〜Ｇ１５に印加されるクロック信号との関係
を示したタイミング図、第８Ｂ図は該クロック信号に応
答して転送される電荷の経時変化を説明した図である。
ゲート０１〜Ｇ１５に印加されるクロック信号との関係
を示したタイミング図、第８Ｂ図は該クロック信号に応
答して転送される電荷の経時変化を説明した図である。
第８Ａ図において１０」はクロック信号がＯボルト、「
１」はクロック信号が１２ボルトであることを示す。
１」はクロック信号が１２ボルトであることを示す。
なお×印のときクロック信号はＯボルトでも又は１２ボ
ルトでも良い。
ルトでも良い。
そして第８Ａ図及び第８Ｂ図の横軸はゲート番号（０１
〜Ｇ１５）を表わし、縦軸はクロック時刻の変化（ｔｌ
〜ｔ２３）を示している・また第８Ｂ図において、○印
は電荷の蓄積されているゲート位置、→印は電荷の移動
方向、→印に近接して示されたアルファベット（例えは
ｐＱ）は転送される電荷量を表わしている。
〜Ｇ１５）を表わし、縦軸はクロック時刻の変化（ｔｌ
〜ｔ２３）を示している・また第８Ｂ図において、○印
は電荷の蓄積されているゲート位置、→印は電荷の移動
方向、→印に近接して示されたアルファベット（例えは
ｐＱ）は転送される電荷量を表わしている。
以下の説明は第８Ａ図及び第８Ｂ図を参照されたい。
時刻ｔ１において、電荷（電荷量Ｑ）はゲートＧ１に蓄
積されている。
積されている。
時刻ｔ２において、ゲー１−Ｇ３は電荷０を受は入れる
準備をする。
準備をする。
但し、電荷（Ｑ）は末だゲートＧ１に蓄積されている。
時刻ｔ３において、電荷（Ｑ）はゲー１−Ｇ１からゲー
トＧ３へ転送される。
トＧ３へ転送される。
時刻ｔ４において、ゲートＧ５及びゲートＧ９は電荷を
受は入れる準備をする。
受は入れる準備をする。
但し電荷（Ｑ）は未だゲーｈＧ３に蓄積されている。
時刻ｔ５において、電荷の分配が行われる。
則ち部分電荷（ｐＱ）はゲートＧ３からゲートＧ５へ転
送され、また部分電荷（ｒＱ）は該ゲートＧ３からゲ−
トＧ９へ転送される。
送され、また部分電荷（ｒＱ）は該ゲートＧ３からゲ−
トＧ９へ転送される。
ここで■
ｐ＝−（１−ε）２ｒ−フ（１＋ε）
時刻ｔ６において、ゲー１−０７はゲー１−０５に蓄積
されている部分電荷（ｐＱ）の受は入れ準備を行い、ま
たゲー１−０３はゲー１−０９に蓄積されている部分電
荷（ｒＱ）の受は入れ準備を行う。
されている部分電荷（ｐＱ）の受は入れ準備を行い、ま
たゲー１−０３はゲー１−０９に蓄積されている部分電
荷（ｒＱ）の受は入れ準備を行う。
時刻ｔ７において、部分電荷（ｐＱ）はゲー１−０５か
らゲー１−０７へ転送され、また部分電荷（ｒＱ）はゲ
ートＧ９からゲートＧ３へ転送される。
らゲー１−０７へ転送され、また部分電荷（ｒＱ）はゲ
ートＧ９からゲートＧ３へ転送される。
時刻ｔ８において、ゲー１−Ｇ５及びゲートＧ９はゲー
トＧ３に蓄積されている部分電荷（ｒＱ）の受は入れ準
備を行う。
トＧ３に蓄積されている部分電荷（ｒＱ）の受は入れ準
備を行う。
但し部分電荷（ｐＱ）及び部分電荷（ｒＱ）は、未だゲ
ートＧ７及びＧ３に蓄積されている。
ートＧ７及びＧ３に蓄積されている。
時刻ｔ９において、電荷の分配が行われる。
即ち部分電荷（ｐｒＱ）はゲー１−Ｇ３からゲートＧ５
−＼転送され、また部分電荷（ｒ２Ｑ）は該ゲートＧ３
からゲー１−０９へ転送される。
−＼転送され、また部分電荷（ｒ２Ｑ）は該ゲートＧ３
からゲー１−０９へ転送される。
なおゲー１−０７に蓄積されている部分電荷（ｐＱ）は
移動しない。
移動しない。
時刻ｔ１０において、ゲートＧ１３はゲートＧ５に蓄積
されている部分電荷（ｐｒＱ）の受は入れ準備を行い、
またゲートＧｌ １はゲー１−０９に蓄積されている部
分電荷（ｒ２Ｑ）の受は入れ準備を行う。
されている部分電荷（ｐｒＱ）の受は入れ準備を行い、
またゲートＧｌ １はゲー１−０９に蓄積されている部
分電荷（ｒ２Ｑ）の受は入れ準備を行う。
なおゲー１−０７に蓄積されている部分電荷（ｐＱ）に
変化はない。
変化はない。
時刻ｔ１１において、部分電荷（ｐｒＱ）はゲートＧ５
からゲートＧ１３へ転送され、また部分電荷（ｒ２Ｑ）
はゲートＧ９からゲートＧ１．１へ転送される。
からゲートＧ１３へ転送され、また部分電荷（ｒ２Ｑ）
はゲートＧ９からゲートＧ１．１へ転送される。
なお部分電荷（ｐＱ）はゲー１−０７に蓄積されたまま
である。
である。
そして前記ゲー１−Ｇｌ ３に転送された部分電荷（ｐ
ｒＱ）は、出力電荷９０として電荷セル８４から送り出
される（第７図参照）。
ｒＱ）は、出力電荷９０として電荷セル８４から送り出
される（第７図参照）。
ここでｐｒＱ−（Ｑ／４）（１−Ｇ２）である。
時刻ｔ１２において、ゲー１−０５はゲートＧ７に蓄積
されている部分電荷（ｐＱ）の受は入れ準備を行う。
されている部分電荷（ｐＱ）の受は入れ準備を行う。
なおゲートＧ１１に蓄積されている部分電荷（ｒ２Ｑ）
に変化はない。
に変化はない。
時刻ｔ１３において、部分電荷（ｐＱ）はゲートＧ７か
らゲー１＝０５へ転送される。
らゲー１＝０５へ転送される。
なお部分電荷（ｒ２Ｑ）はゲーｈＧ１１に蓄積されたま
まである。
まである。
時刻ｔ１４において、ゲートＧ３はゲート５に蓄積され
ている部分電荷（ｐＱ）の受は入れ準備を行う。
ている部分電荷（ｐＱ）の受は入れ準備を行う。
なおゲートＧ１１に蓄積されている部分電荷（ｒ２Ｑ）
に変化はない。
に変化はない。
時刻ｔ１５において、部分電荷（ｐＱ）はゲートＧ５か
らゲー１−０３へ転送される。
らゲー１−０３へ転送される。
なお部分電荷（ｒ２Ｑ）はゲー１−０１１に蓄積された
ままである。
ままである。
時刻ｔ１６において、ゲートＧ５及びＧ９はゲ−トＧ３
に蓄積されている部分電荷（ｐＱ）の受は入れ準備を行
う。
に蓄積されている部分電荷（ｐＱ）の受は入れ準備を行
う。
但し部分電荷（ｒ２Ｑ）は未だゲートＧ１１に蓄積され
ている。
ている。
時刻ｔ１７において、電荷の分配が行われる。
即ち部分電荷（ｐ２Ｑ）はゲートＧ３からゲートＧ５へ
転送され、部分電荷（ｐｒＱ）は該ゲートＧ３からゲー
トＧ９へ転送される。
転送され、部分電荷（ｐｒＱ）は該ゲートＧ３からゲー
トＧ９へ転送される。
なおゲー１−Ｇｌ１に蓄積されている部分電荷（ｒ２Ｑ
）は移動しない。
）は移動しない。
時刻ｔ１８において、ゲー１−０３はゲー１−０５に蓄
積されている部分電荷（ｐ２Ｑ）の受は入れ準備を行い
、またゲートＧ１５はゲー１−０９に蓄積されている部
分電荷（ｐｒＱ）の受は入れ準備を行う。
積されている部分電荷（ｐ２Ｑ）の受は入れ準備を行い
、またゲートＧ１５はゲー１−０９に蓄積されている部
分電荷（ｐｒＱ）の受は入れ準備を行う。
なおゲー１−Ｇｌ １に蓄積されている部分電荷（ｒ２
Ｑ）に変化はない。
Ｑ）に変化はない。
時刻ｔ１９において、部分電荷（ｐ２Ｑ）はゲートＧ５
から０３へ転送され、また部分電荷（ｐｒＱ）はゲート
Ｇ９からゲー１＝０１５へ転送される。
から０３へ転送され、また部分電荷（ｐｒＱ）はゲート
Ｇ９からゲー１＝０１５へ転送される。
なお部分電荷（ｒ２Ｑ）はゲート１１に蓄積されたまま
である。
である。
そして前記ゲートＧ１５に転送された部分電荷（ｐｒＱ
）は、出力電荷９２として電荷セル８６から送り出され
る（第７図参照）。
）は、出力電荷９２として電荷セル８６から送り出され
る（第７図参照）。
ここでｐｒＱ＝（Ｑ／４ ）（１−４２）である。
時刻ｔ２０において、ゲートＧ９はゲートＧ３に蓄積さ
れている部分電荷（ｐ２Ｑ）の受は入れ準備を行う。
れている部分電荷（ｐ２Ｑ）の受は入れ準備を行う。
なおゲートＧ１１に蓄積されている部分電荷（ｒ”Ｑ）
に変化はない。
に変化はない。
時刻ｔ２１において、部分電荷（ｐ２Ｑ）はケートＧ３
からゲートＧ９へ転送される。
からゲートＧ９へ転送される。
なお部分電荷（ｒ２Ｑ）はゲート １１に蓄積されたま
まである。
まである。
またゲートＧ１には新たな電荷が転送されてくる。
時刻ｔ２２において、ゲートＧ１１はゲートＧ９に蓄積
されている部分電荷（ｐ２Ｑ）の受は入れ準備を行う。
されている部分電荷（ｐ２Ｑ）の受は入れ準備を行う。
なお前記ゲー１〜Ｇｌｌに蓄積されている部分電荷（ｒ
２Ｑ）に変化はない。
２Ｑ）に変化はない。
またゲートＧ３は、上述した新たな電荷を受は入れる準
備を行う。
備を行う。
時刻ｔ２３において、部分電荷（ｐ２Ｑ）はゲートＧ９
からゲー１−０１１へ転送される。
からゲー１−０１１へ転送される。
前記ゲートＧ９には既に部分電荷ｒ２Ｑが蓄積されてい
るため、時刻ｔ２３における蓄積電荷量は（ｒ２＋ｐ２
）Ｑとなる。
るため、時刻ｔ２３における蓄積電荷量は（ｒ２＋ｐ２
）Ｑとなる。
即ちとなる。
そして前記ゲートＧ１１に転送された部分電荷は出力電
荷９４として電荷セル８２から送り出される（第７図参
照）。
荷９４として電荷セル８２から送り出される（第７図参
照）。
以上述べた如く本実施例によれは、電荷量Ｑを三等分又
は四等分する際に生じる分割誤差を減少せしめることが
できる。
は四等分する際に生じる分割誤差を減少せしめることが
できる。
第９図は、本発明の一実施例による電荷分配装置を用い
たデジタル・アナログ変換器のブロック図である。
たデジタル・アナログ変換器のブロック図である。
図において基準電圧信号■Ｒは基準電荷発生回路１００
に導入され、該回路１００からは基準電荷（電荷量ＱＲ
）が発生される。
に導入され、該回路１００からは基準電荷（電荷量ＱＲ
）が発生される。
前記基準電荷ＱＲを導入した第１電荷分配装置２００か
らは出力電荷（ＱＲ／４ ） ９０、出力電荷（ＱＲ／
４）９２、出力電荷（ＱＲ／２）９４が送り出される。
らは出力電荷（ＱＲ／４ ） ９０、出力電荷（ＱＲ／
４）９２、出力電荷（ＱＲ／２）９４が送り出される。
また前記出力電荷（ＱＲ／４）９２は第２電荷分配装置
３００に導入される。
３００に導入される。
前記第２電荷分配装置からは出力電荷（Ｑａ／１６）ｇ
Ｏ／及び出力電荷（ＱＲ／８）９４′が送り出される。
Ｏ／及び出力電荷（ＱＲ／８）９４′が送り出される。
第１電荷ゲート１０２にはビット信号ａ１及び前記出力
電荷（ＱＲ／２）９４が導入される。
電荷（ＱＲ／２）９４が導入される。
第２電荷ゲート１０４にはビット信号ａ２及び前記出力
電荷（ＱＲ／４）９０が導入される。
電荷（ＱＲ／４）９０が導入される。
第３電荷ゲート１０６にはビット信号ａ３及び前記出力
電荷（ＱＲ／８）９４’が導入される。
電荷（ＱＲ／８）９４’が導入される。
第４電荷ゲート１０８にはビット信号ａ４及び前記出力
電荷（ＱＲ／１６）９０′が導入される。
電荷（ＱＲ／１６）９０′が導入される。
ここで前記ビット信号ａ３．ａ２．ａ３．ａ４はアナロ
グ電圧に変換せんとするデジタル入力信号である。
グ電圧に変換せんとするデジタル入力信号である。
そして前記ビット信号ａ１が最上位ビット、前記ビット
信号ａ４が最下位ビットを表わしている。
信号ａ４が最下位ビットを表わしている。
前記第１電荷ゲート１０２ないし第４電荷ゲート１０８
に接続された電荷加算回路１１０からは、出力電荷１１
４が送り出される。
に接続された電荷加算回路１１０からは、出力電荷１１
４が送り出される。
前記出力電荷１１４は電荷電圧変換回路１１２に導入さ
れ、アナログ出力電圧Ｖｏｕｔへと変換される。
れ、アナログ出力電圧Ｖｏｕｔへと変換される。
第１電荷ゲート１０２に導入されたビット信号ａ１が論
理レベル「１」のとき、該第１電荷ゲート１０２からは
電荷量ＱＲ／２の電荷が送り出される。
理レベル「１」のとき、該第１電荷ゲート１０２からは
電荷量ＱＲ／２の電荷が送り出される。
これに対して前記ビット信号ａ１が論理レベル「０」の
とき、前記第１電荷ゲート１０２からは何の電荷も送り
出されない。
とき、前記第１電荷ゲート１０２からは何の電荷も送り
出されない。
第２電荷ゲート１０４ないし第４電荷ゲート１０８につ
いても同様である。
いても同様である。
従って電荷加算回路１１０から送り出される出力電荷１
１４の電荷量ＱＴは となり、デジタル入力信号（ａｌ ａ２ａ３ａ４ ）に
比例したアナログ出力電圧Ｖｏｕｔが得られる。
１４の電荷量ＱＴは となり、デジタル入力信号（ａｌ ａ２ａ３ａ４ ）に
比例したアナログ出力電圧Ｖｏｕｔが得られる。
図に示したＤＡコンバータにおいて正確なアナログ出力
電圧Ｖｏｕｔを得るには、できるだけ正確な電荷（ＱＲ
／ ２ 、ＱＲ，／ ４ Ｊ ＱＲ／ ８ 、ＱＲ／
１６）を発生させる必要がある。
電圧Ｖｏｕｔを得るには、できるだけ正確な電荷（ＱＲ
／ ２ 、ＱＲ，／ ４ Ｊ ＱＲ／ ８ 、ＱＲ／
１６）を発生させる必要がある。
そこで本発明に係る電荷分配装置が有用となった次第で
ある。
ある。
第１図は従来から知られている２相クロツク制御の電荷
結合デバイス シフト・レジスタの断面図、第２図は第
１図に示したデバイスの平面図、第３Ａ図はクロック信
号φ１及びφ２のタイム・チャート、第３Ｂ図はクロッ
ク信号φ１．φ２を第１図に示したデバイスに印加した
ときの動作を説明する図、第４図は二つの電荷結合デバ
イスシフト・レジスタに含まれる電荷分岐セル群２０゜
２２．２６を示した平面図、第５図は二つの電荷結合デ
バイス シフト・レジスタに含まれる電荷加算セル４６
を示した平面図、第６図は三つの電荷結合デバイス シ
フト・レジスタに含まれる電荷分配セル５８を示した平
面図、第７図は本発明の一実施例による電荷分配装置の
平面図、第８Ａ図は第７図に示されたゲート（０１〜Ｇ
１５）と該ゲートに印加されるクロック信号との関係を
示したタイミング図、第８Ｂ図は第８Ａ図に示されたク
ロック信号に応答して転送される電荷の経時変化を説明
した図、第９図は本発明の一実施例による電荷分配装置
を用いたデジタル・アナログ変換器のブロック図である
。
結合デバイス シフト・レジスタの断面図、第２図は第
１図に示したデバイスの平面図、第３Ａ図はクロック信
号φ１及びφ２のタイム・チャート、第３Ｂ図はクロッ
ク信号φ１．φ２を第１図に示したデバイスに印加した
ときの動作を説明する図、第４図は二つの電荷結合デバ
イスシフト・レジスタに含まれる電荷分岐セル群２０゜
２２．２６を示した平面図、第５図は二つの電荷結合デ
バイス シフト・レジスタに含まれる電荷加算セル４６
を示した平面図、第６図は三つの電荷結合デバイス シ
フト・レジスタに含まれる電荷分配セル５８を示した平
面図、第７図は本発明の一実施例による電荷分配装置の
平面図、第８Ａ図は第７図に示されたゲート（０１〜Ｇ
１５）と該ゲートに印加されるクロック信号との関係を
示したタイミング図、第８Ｂ図は第８Ａ図に示されたク
ロック信号に応答して転送される電荷の経時変化を説明
した図、第９図は本発明の一実施例による電荷分配装置
を用いたデジタル・アナログ変換器のブロック図である
。
Claims (1)
- １ クロック信号に応答して導入された電荷ＱをｐＱ及
びｒＱ（但し、ｐ、ｒは分配係数で、ｐ（１−ε）／２
．ｒ＝（１＋ε）／２で、εは１より小さい値の分配誤
差）の比に配分する電荷分配セルと、前記電荷ｐＱをｐ
２Ｑ及びｒｐＱに分配する電荷分配セルと、前記電荷ｒ
Ｑをｒ２Ｑ及びｐｒＱに分配する電荷分配セルと、前記
電荷ｐ”Ｑ及びｒ２Ｑを組合せる電荷結合セルとを複数
個接続して戒り、前記電荷Ｑの１／２を表わす出力とし
てｐ２Ｑ及びｒ２Ｑの組合せ電荷を送り出すことを特徴
とした電荷分配装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67827776A | 1976-04-19 | 1976-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52127719A JPS52127719A (en) | 1977-10-26 |
| JPS5849957B2 true JPS5849957B2 (ja) | 1983-11-08 |
Family
ID=24722150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52045070A Expired JPS5849957B2 (ja) | 1976-04-19 | 1977-04-19 | 電荷分配装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4117347A (ja) |
| JP (1) | JPS5849957B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274213A (ja) * | 1988-09-12 | 1990-03-14 | Chitose Kk | 椅子 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0664917B2 (ja) * | 1983-12-13 | 1994-08-22 | ソニー株式会社 | 信号伝送装置 |
| US4616334A (en) * | 1984-12-07 | 1986-10-07 | The United States Of America As Represented By The Secretary Of The Air Force | Pipelined programmable charge domain device |
| JPH03282497A (ja) * | 1990-03-30 | 1991-12-12 | Toshiba Corp | 信号変換方式および装置 |
| JP2955734B2 (ja) * | 1993-06-02 | 1999-10-04 | 株式会社 ジーディーエス | 電荷信号二等分装置 |
| JP2665726B2 (ja) * | 1994-06-09 | 1997-10-22 | 株式会社ジーデイーエス | 電荷転送素子を用いた電荷信号の二等分装置 |
| US5708282A (en) * | 1995-08-07 | 1998-01-13 | Q-Dot, Inc. | CCD charge splitter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3902187A (en) * | 1971-04-01 | 1975-08-26 | Gen Electric | Surface charge storage and transfer devices |
| US3777186A (en) * | 1972-07-03 | 1973-12-04 | Ibm | Charge transfer logic device |
| US3930255A (en) * | 1974-02-06 | 1975-12-30 | Us Navy | Analog to digital conversion by charge transfer device |
| US3906488A (en) * | 1974-02-14 | 1975-09-16 | Univ California | Reversible analog/digital (digital/analog) converter |
| US3919564A (en) * | 1974-05-16 | 1975-11-11 | Bell Telephone Labor Inc | Charge transfer logic gate |
| US4070667A (en) * | 1975-11-03 | 1978-01-24 | General Electric Company | Charge transfer analog-to-digital converter |
| US4072939A (en) * | 1976-03-01 | 1978-02-07 | International Business Machines Corporation | Analog-to-digital and digital-to-analog converter circuits employing charge redistribution |
-
1977
- 1977-04-19 JP JP52045070A patent/JPS5849957B2/ja not_active Expired
- 1977-09-15 US US05/833,772 patent/US4117347A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274213A (ja) * | 1988-09-12 | 1990-03-14 | Chitose Kk | 椅子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52127719A (en) | 1977-10-26 |
| US4117347A (en) | 1978-09-26 |
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