JPH0997906A - 半導体装置およびインバータ回路並びにコンパレータ並びにａ／ｄコンバータ回路 - Google Patents
半導体装置およびインバータ回路並びにコンパレータ並びにａ／ｄコンバータ回路Info
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Abstract
(57)【要約】
【課題】 高性能なしきい値制御デバイスを実現するこ
とができるとともに、デバイスの微細化，高集積化に対
応させることができる。 【解決手段】 この半導体装置は、半導体基板１に高濃
度に不純物が拡散されたソース電極領域２およびドレイ
ン電極領域３が形成され、また、半導体基板１上には、
第１のゲート絶縁膜４，半導体領域５，第２のゲート絶
縁膜６が形成され、第２のゲート絶縁膜６上には、ゲー
ト電極７が形成されており、半導体領域５には、ソース
・ドレイン・ゲート電極に次ぐ第４の電極として機能す
る半導体電極領域８が形成されている。
とができるとともに、デバイスの微細化，高集積化に対
応させることができる。 【解決手段】 この半導体装置は、半導体基板１に高濃
度に不純物が拡散されたソース電極領域２およびドレイ
ン電極領域３が形成され、また、半導体基板１上には、
第１のゲート絶縁膜４，半導体領域５，第２のゲート絶
縁膜６が形成され、第２のゲート絶縁膜６上には、ゲー
ト電極７が形成されており、半導体領域５には、ソース
・ドレイン・ゲート電極に次ぐ第４の電極として機能す
る半導体電極領域８が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造の半導
体装置およびインバータ回路並びにコンパレータ並びに
Ａ／Ｄコンバータ回路に関する。
体装置およびインバータ回路並びにコンパレータ並びに
Ａ／Ｄコンバータ回路に関する。
【０００２】
【従来の技術】近年、既存のシリコンプロセスをそのま
ま使用できる機能デバイスとして、ニューロンＭＯＳト
ランジスタ(νＭＯＳ)や、ＥＥＰＲＯＭ(Electrically
Erasable Programable Read-Only Memory)が提案されて
いる。
ま使用できる機能デバイスとして、ニューロンＭＯＳト
ランジスタ(νＭＯＳ)や、ＥＥＰＲＯＭ(Electrically
Erasable Programable Read-Only Memory)が提案されて
いる。
【０００３】νＭＯＳは、単体の素子で神経細胞(ニュ
ーロン)と同等の働きをする機能を備えたＭＯＳトラン
ジスタであって、例えば、文献「日経マイクロデバイス
１９９２年１月 第１０１頁〜１０９頁」，文献「著
者“柴田，大見”、信学技報、ＩＣＤ９３−６，第３９
頁〜４６頁(１９９３−０４)」に詳細に示されている。
ーロン)と同等の働きをする機能を備えたＭＯＳトラン
ジスタであって、例えば、文献「日経マイクロデバイス
１９９２年１月 第１０１頁〜１０９頁」，文献「著
者“柴田，大見”、信学技報、ＩＣＤ９３−６，第３９
頁〜４６頁(１９９３−０４)」に詳細に示されている。
【０００４】図２９はνＭＯＳの構成例を示す図であ
る。図２９を参照すると、νＭＯＳにおいては、半導体
基板５７に高濃度に不純物が拡散されたソース電極領域
５５およびドレイン電極領域５６が形成され、また、半
導体基板５７上には、ゲート絶縁膜５０，フローティン
グゲート４８，ゲート絶縁膜５１が順次に形成され、さ
らに、ゲート絶縁膜５１上には、複数の信号入力ゲート
４５，４６が形成されている。
る。図２９を参照すると、νＭＯＳにおいては、半導体
基板５７に高濃度に不純物が拡散されたソース電極領域
５５およびドレイン電極領域５６が形成され、また、半
導体基板５７上には、ゲート絶縁膜５０，フローティン
グゲート４８，ゲート絶縁膜５１が順次に形成され、さ
らに、ゲート絶縁膜５１上には、複数の信号入力ゲート
４５，４６が形成されている。
【０００５】このような構成の素子では、フローティン
グゲート４８がゲート絶縁膜５０，５１によって囲まれ
ており、信号入力ゲート４５，４６が、フローティング
ゲート４８と容量結合しており、その重み付き線形和と
してゲート電圧が決まる。例えば、信号入力ゲート４５
とフローティングゲート４８とは、容量Ｃ1で容量結合
しており、また、信号入力ゲート４６とフローティング
ゲート４８とは、容量Ｃ2で容量結合している。
グゲート４８がゲート絶縁膜５０，５１によって囲まれ
ており、信号入力ゲート４５，４６が、フローティング
ゲート４８と容量結合しており、その重み付き線形和と
してゲート電圧が決まる。例えば、信号入力ゲート４５
とフローティングゲート４８とは、容量Ｃ1で容量結合
しており、また、信号入力ゲート４６とフローティング
ゲート４８とは、容量Ｃ2で容量結合している。
【０００６】この場合、信号入力ゲート４５，４６に加
わる電圧をそれぞれＶg1，Ｖg2とするとき、フローティ
ングゲート４８の電位すなわちゲート電圧φFは、φF＝
(Ｃ1Ｖg1＋Ｃ2Ｖg2)／(Ｃ1＋Ｃ2)となり、ゲート電圧φ
Fが所定のしきい値電圧Ｖth以下のときには、この素子
はオフとなり、ゲート電圧φFが所定のしきい値Ｖth以
上になるとき、この素子はオンとなる。なお、図２９に
おいて、Ｖsubは基板電圧、Ｖsはソース電圧、Ｖdはド
レイン電圧である。
わる電圧をそれぞれＶg1，Ｖg2とするとき、フローティ
ングゲート４８の電位すなわちゲート電圧φFは、φF＝
(Ｃ1Ｖg1＋Ｃ2Ｖg2)／(Ｃ1＋Ｃ2)となり、ゲート電圧φ
Fが所定のしきい値電圧Ｖth以下のときには、この素子
はオフとなり、ゲート電圧φFが所定のしきい値Ｖth以
上になるとき、この素子はオンとなる。なお、図２９に
おいて、Ｖsubは基板電圧、Ｖsはソース電圧、Ｖdはド
レイン電圧である。
【０００７】図３０は、図２９に示した構造をもつ２入
力νＭＯＳトランジスタの等価回路を示す図であり、ま
た、図３１はこの２入力νＭＯＳトランジスタのドレイ
ン電流−ゲート電圧特性の一例を示す図である。簡単の
ため、容量Ｃ1，Ｃ2をそれぞれ“１”とすると、この２
入力νＭＯＳトランジスタでは、(Ｖg1＋Ｖg2)／２＞Ｖ
thでトランジスタのチャンネル部に電流が流れる。ここ
で、Ｖg1を入力電圧、Ｖg2を制御電圧とみなすと、Ｖg1
から見たトランジスタのしきい値電圧がＶg2によってコ
ントロールされることになる。チャンネル部を導通させ
るのに必要な全体としてのゲート電圧は常に一定である
が、ある信号入力ゲートから見た場合には、そこの部分
の見かけ上のしきい値電圧が、他の信号入力ゲートの電
圧によって制御されているように見える。このように、
図２９のνＭＯＳでは、可変しきい値デバイスを実現す
ることができる。
力νＭＯＳトランジスタの等価回路を示す図であり、ま
た、図３１はこの２入力νＭＯＳトランジスタのドレイ
ン電流−ゲート電圧特性の一例を示す図である。簡単の
ため、容量Ｃ1，Ｃ2をそれぞれ“１”とすると、この２
入力νＭＯＳトランジスタでは、(Ｖg1＋Ｖg2)／２＞Ｖ
thでトランジスタのチャンネル部に電流が流れる。ここ
で、Ｖg1を入力電圧、Ｖg2を制御電圧とみなすと、Ｖg1
から見たトランジスタのしきい値電圧がＶg2によってコ
ントロールされることになる。チャンネル部を導通させ
るのに必要な全体としてのゲート電圧は常に一定である
が、ある信号入力ゲートから見た場合には、そこの部分
の見かけ上のしきい値電圧が、他の信号入力ゲートの電
圧によって制御されているように見える。このように、
図２９のνＭＯＳでは、可変しきい値デバイスを実現す
ることができる。
【０００８】さらに、νＭＯＳをＣＭＯＳ構成のものと
することができる。図３２(ａ)，(ｂ)はＣＭＯＳ構成の
νＭＯＳインバータの平面図，断面図であり、図３３は
ＣＭＯＳ構成のνＭＯＳインバータの等価回路を示す図
である。ここで、６１は入力ゲート、６２はフローティ
ングゲート、６３と６４は各々ゲート酸化膜である。
することができる。図３２(ａ)，(ｂ)はＣＭＯＳ構成の
νＭＯＳインバータの平面図，断面図であり、図３３は
ＣＭＯＳ構成のνＭＯＳインバータの等価回路を示す図
である。ここで、６１は入力ゲート、６２はフローティ
ングゲート、６３と６４は各々ゲート酸化膜である。
【０００９】また、図３４はＥＥＰＲＯＭの構成例を示
す図である。図３４を参照すると、ＥＥＰＲＯＭにおい
ては、半導体基板６０に高濃度に不純物が拡散されたソ
ース電極領域５８およびドレイン電極領域５９が形成さ
れ、また、半導体基板６０上には、ゲート絶縁膜５２，
フローティングゲート４９，ゲート絶縁膜５３が順次に
形成され、さらに、ゲート絶縁膜５３上には、コントロ
ールゲート４７が形成されている。
す図である。図３４を参照すると、ＥＥＰＲＯＭにおい
ては、半導体基板６０に高濃度に不純物が拡散されたソ
ース電極領域５８およびドレイン電極領域５９が形成さ
れ、また、半導体基板６０上には、ゲート絶縁膜５２，
フローティングゲート４９，ゲート絶縁膜５３が順次に
形成され、さらに、ゲート絶縁膜５３上には、コントロ
ールゲート４７が形成されている。
【００１０】なお、ＥＥＰＲＯＭにおいては、νＭＯＳ
と同様、フローティングゲート４９がゲート絶縁膜５
２，５３によって囲まれており、コントロールゲート４
７がフローティングゲートと容量結合しているが、ゲー
ト絶縁膜５２の一部に、膜厚の極めて薄い部分があらか
じめ形成されてあり、あるバイアス状態において、この
部分がトンネル酸化膜５４として機能し、ドレイン電極
領域５９とフローティングゲート４９との間にトンネル
電流が流れるように設計されている。図３５は図３４の
ＥＥＰＲＯＭの等価回路図である。フローティングゲー
ト４９の電位には、トンネル酸化膜５４を介して流れる
トンネル電流によるドレイン５９からの電荷注入が有る
場合と無い場合とによって、２つの状態が存在する。こ
の状態は、コントロールゲート４７から見たトランジス
タのしきい値電圧の差として認識される。すなわち、コ
ントロールゲート４７が、ソース５８とドレイン５９間
の半導体基板６０表面近傍に、十分なドレイン電流を誘
起するのに必要な電圧には２つの値があることになる。
と同様、フローティングゲート４９がゲート絶縁膜５
２，５３によって囲まれており、コントロールゲート４
７がフローティングゲートと容量結合しているが、ゲー
ト絶縁膜５２の一部に、膜厚の極めて薄い部分があらか
じめ形成されてあり、あるバイアス状態において、この
部分がトンネル酸化膜５４として機能し、ドレイン電極
領域５９とフローティングゲート４９との間にトンネル
電流が流れるように設計されている。図３５は図３４の
ＥＥＰＲＯＭの等価回路図である。フローティングゲー
ト４９の電位には、トンネル酸化膜５４を介して流れる
トンネル電流によるドレイン５９からの電荷注入が有る
場合と無い場合とによって、２つの状態が存在する。こ
の状態は、コントロールゲート４７から見たトランジス
タのしきい値電圧の差として認識される。すなわち、コ
ントロールゲート４７が、ソース５８とドレイン５９間
の半導体基板６０表面近傍に、十分なドレイン電流を誘
起するのに必要な電圧には２つの値があることになる。
【００１１】このように、νＭＯＳ，ＥＥＰＲＯＭのい
ずれも、ソース電極領域５５，５８、ドレイン電極領域
５６，５９、シリコン基板５７，６０については、従来
のＭＯＳデバイスと変わらない構造をしているが、νＭ
ＯＳ，ＥＥＰＲＯＭは、しきい値を可変制御できるとい
う機能を有している点で、従来のＭＯＳデバイスとは異
質なものとなっている。なお、ＥＥＰＲＯＭは、すでに
ロジック回路において実用化されており、今後はフラッ
シュメモリとして、ハードディスクにかわる新しいメモ
リデバイスとして期待されている。一方、νＭＯＳは、
メモリ回路等に応用され、従来のＣＭＯＳで構成した回
路と比較して、格段に素子数を減らすことができるとい
う点で注目されている。
ずれも、ソース電極領域５５，５８、ドレイン電極領域
５６，５９、シリコン基板５７，６０については、従来
のＭＯＳデバイスと変わらない構造をしているが、νＭ
ＯＳ，ＥＥＰＲＯＭは、しきい値を可変制御できるとい
う機能を有している点で、従来のＭＯＳデバイスとは異
質なものとなっている。なお、ＥＥＰＲＯＭは、すでに
ロジック回路において実用化されており、今後はフラッ
シュメモリとして、ハードディスクにかわる新しいメモ
リデバイスとして期待されている。一方、νＭＯＳは、
メモリ回路等に応用され、従来のＣＭＯＳで構成した回
路と比較して、格段に素子数を減らすことができるとい
う点で注目されている。
【００１２】
【発明が解決しようとする課題】ところで、上述した説
明から明らかなように、νＭＯＳのしきい値は、複数の
入力ゲートとフローティングゲートとの間の容量によっ
て決定され、従って、トランジスタのしきい値は、ゲー
トの面積によってコントロールされる。すなわち、プロ
セス上の微細加工精度がそのまま、このデバイスのアナ
ログ的回路性能の精度を決定してしまう。このプロセス
上のゆらぎの影響は、従来のＭＯＳトランジスタの場合
に比べて、かなり大きく、そして、この問題は、デバイ
スの微細化が進むに従ってより深刻なものになってい
く。
明から明らかなように、νＭＯＳのしきい値は、複数の
入力ゲートとフローティングゲートとの間の容量によっ
て決定され、従って、トランジスタのしきい値は、ゲー
トの面積によってコントロールされる。すなわち、プロ
セス上の微細加工精度がそのまま、このデバイスのアナ
ログ的回路性能の精度を決定してしまう。このプロセス
上のゆらぎの影響は、従来のＭＯＳトランジスタの場合
に比べて、かなり大きく、そして、この問題は、デバイ
スの微細化が進むに従ってより深刻なものになってい
く。
【００１３】また、νＭＯＳは、入力ゲートとフローテ
ィングゲートとの間の重なり合う部分を、ＭＯＳトラン
ジスタのチャンネル部と容量結合しないように設けなけ
ればならないので、必然的にデバイスが２次元的に広が
ってしまい、本来、高集積化に適した構造のものではな
い。従って、しきい値を可変に制御できるという高性能
の機能を有しているものの、デバイスの微細化，高集積
化に対応する構造になっていないという問題があった。
ィングゲートとの間の重なり合う部分を、ＭＯＳトラン
ジスタのチャンネル部と容量結合しないように設けなけ
ればならないので、必然的にデバイスが２次元的に広が
ってしまい、本来、高集積化に適した構造のものではな
い。従って、しきい値を可変に制御できるという高性能
の機能を有しているものの、デバイスの微細化，高集積
化に対応する構造になっていないという問題があった。
【００１４】本発明は、高性能なしきい値制御デバイス
を実現することができるとともに、デバイスの微細化，
高集積化に対応させることも可能な半導体装置およびイ
ンバータ回路さらにはコンパレータ並びにＡ／Ｄコンバ
ータ回路を提供することを目的としている。
を実現することができるとともに、デバイスの微細化，
高集積化に対応させることも可能な半導体装置およびイ
ンバータ回路さらにはコンパレータ並びにＡ／Ｄコンバ
ータ回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１乃至請求項７記載の発明では、半導体基板
と、半導体基板内に形成されたソース電極領域およびド
レイン電極領域と、半導体基板上に設けられた第１のゲ
ート絶縁膜と、第１のゲート絶縁膜上に設けられた半導
体領域と、半導体領域上に設けられた第２のゲート絶縁
膜と、第２のゲート絶縁膜上に設けられたゲート電極と
を備え、半導体領域に接して半導体電極領域を備えてお
り、半導体電極領域およびゲート電極に印加する電圧を
各々独立に変えることが可能な構成となっている。これ
により、半導体電極領域に印加する電圧をゲート電極に
印加する電圧と独立に変えることにより、ソース電極領
域とドレイン電極領域との間の半導体基板表面に流れる
ドレイン電流の飽和電流値を制御することが可能とな
る。
に、請求項１乃至請求項７記載の発明では、半導体基板
と、半導体基板内に形成されたソース電極領域およびド
レイン電極領域と、半導体基板上に設けられた第１のゲ
ート絶縁膜と、第１のゲート絶縁膜上に設けられた半導
体領域と、半導体領域上に設けられた第２のゲート絶縁
膜と、第２のゲート絶縁膜上に設けられたゲート電極と
を備え、半導体領域に接して半導体電極領域を備えてお
り、半導体電極領域およびゲート電極に印加する電圧を
各々独立に変えることが可能な構成となっている。これ
により、半導体電極領域に印加する電圧をゲート電極に
印加する電圧と独立に変えることにより、ソース電極領
域とドレイン電極領域との間の半導体基板表面に流れる
ドレイン電流の飽和電流値を制御することが可能とな
る。
【００１６】また、請求項８乃至請求項１０記載の発明
では、請求項１乃至請求項７のいずれか一項に記載の半
導体装置を用いてインバータ回路を構成している。これ
により、このインバータ回路は、論理反転電圧を、前記
半導体装置の半導体電極領域に印加する電圧を変えるこ
とによって制御することが可能である。
では、請求項１乃至請求項７のいずれか一項に記載の半
導体装置を用いてインバータ回路を構成している。これ
により、このインバータ回路は、論理反転電圧を、前記
半導体装置の半導体電極領域に印加する電圧を変えるこ
とによって制御することが可能である。
【００１７】特に、請求項１０記載の発明では、インバ
ータ回路は、半導体装置として、ｎチャンネル型の半導
体装置とｐチャンネル型の半導体装置との互いに導電型
の異なる複数の半導体装置が半導体基板上に形成され、
互いに導電型の異なる複数の半導体装置によりコンプリ
メンタリーに構成されている。これにより、動作性能の
安定化および低消費電力化を図ることができ、よりＬＳ
Ｉ化に適した回路を提供することができる。
ータ回路は、半導体装置として、ｎチャンネル型の半導
体装置とｐチャンネル型の半導体装置との互いに導電型
の異なる複数の半導体装置が半導体基板上に形成され、
互いに導電型の異なる複数の半導体装置によりコンプリ
メンタリーに構成されている。これにより、動作性能の
安定化および低消費電力化を図ることができ、よりＬＳ
Ｉ化に適した回路を提供することができる。
【００１８】また、請求項１１，請求項１２記載の発明
によれば、従来のＭＯＳトランジスタと極めて類似した
導電機構をもち、かつ、飽和ドレイン電流値を変えるこ
とができる４端子素子である、ｐチャンネルおよびｎチ
ャンネルデバイスのコンプリメンタリーな組み合わせに
よってコンパレータが構成されているので、その構造は
従来のものに比べて、はるかに単純であり、従来のコン
パレータに比べて高性能のコンパレータを提供すること
ができる。
によれば、従来のＭＯＳトランジスタと極めて類似した
導電機構をもち、かつ、飽和ドレイン電流値を変えるこ
とができる４端子素子である、ｐチャンネルおよびｎチ
ャンネルデバイスのコンプリメンタリーな組み合わせに
よってコンパレータが構成されているので、その構造は
従来のものに比べて、はるかに単純であり、従来のコン
パレータに比べて高性能のコンパレータを提供すること
ができる。
【００１９】また、請求項１３記載の発明によれば、半
導体基板は、絶縁膜上に設けられたシリコン薄膜である
ので、コンパレータの性能をさらに向上させることがで
きる。
導体基板は、絶縁膜上に設けられたシリコン薄膜である
ので、コンパレータの性能をさらに向上させることがで
きる。
【００２０】また、請求項１４記載のＡ／Ｄコンバータ
回路は、請求項１１，請求項１２記載のコンパレータを
備えていることから、高速，高精度に動作し、かつ電力
の消費が少ないフラッシュ型Ａ／Ｄコンバータを、高密
度でＬＳＩ上に作製することが可能となる。
回路は、請求項１１，請求項１２記載のコンパレータを
備えていることから、高速，高精度に動作し、かつ電力
の消費が少ないフラッシュ型Ａ／Ｄコンバータを、高密
度でＬＳＩ上に作製することが可能となる。
【００２１】このように、本発明では、従来のシリコン
プロセスの範囲内で、高性能なデバイスを実現すること
ができる。
プロセスの範囲内で、高性能なデバイスを実現すること
ができる。
【００２２】
【発明の実施の形態】図１，図２は本発明に係る半導体
装置の構成例を示す図である。なお、図１は斜視図、図
２は断面図である。図１および図２を参照すると、この
半導体装置は、半導体基板１に高濃度に不純物が拡散さ
れたソース電極領域２およびドレイン電極領域３が形成
されている。また、半導体基板１上には、第１のゲート
絶縁膜４，半導体領域５，第２のゲート絶縁膜６が形成
され、第２のゲート絶縁膜６上には、ゲート電極７が形
成されている。
装置の構成例を示す図である。なお、図１は斜視図、図
２は断面図である。図１および図２を参照すると、この
半導体装置は、半導体基板１に高濃度に不純物が拡散さ
れたソース電極領域２およびドレイン電極領域３が形成
されている。また、半導体基板１上には、第１のゲート
絶縁膜４，半導体領域５，第２のゲート絶縁膜６が形成
され、第２のゲート絶縁膜６上には、ゲート電極７が形
成されている。
【００２３】ここで、半導体領域５には、ソース・ドレ
イン・ゲート電極に次ぐ第４の電極として機能する半導
体電極領域８が形成されている。この半導体電極領域８
は、例えば半導体基板１内に形成されているソース電極
領域２およびドレイン電極領域３と同一の導電型を有
し、後述のように、例えばソース電極２およびドレイン
電極領域３と同一のセルフアライメントプロセス(自己
整合プロセス)によって作製可能であって、この場合に
は、図１，図２に示すように、ソース電極領域２および
ドレイン電極領域３と整合させて形成される。
イン・ゲート電極に次ぐ第４の電極として機能する半導
体電極領域８が形成されている。この半導体電極領域８
は、例えば半導体基板１内に形成されているソース電極
領域２およびドレイン電極領域３と同一の導電型を有
し、後述のように、例えばソース電極２およびドレイン
電極領域３と同一のセルフアライメントプロセス(自己
整合プロセス)によって作製可能であって、この場合に
は、図１，図２に示すように、ソース電極領域２および
ドレイン電極領域３と整合させて形成される。
【００２４】より具体的には、半導体領域５は、例えば
多結晶シリコン薄膜(好ましくは、非晶質化工程および
それに続く固相成長工程を経て結晶化した多結晶シリコ
ン薄膜)であり、半導体電極領域８は、例えばセルフア
ライメントプロセスによってこの半導体領域５の一部
に、ソース電極領域２，ドレイン電極領域３と同じ導電
型の高濃度不純物を拡散することによって形成される。
多結晶シリコン薄膜(好ましくは、非晶質化工程および
それに続く固相成長工程を経て結晶化した多結晶シリコ
ン薄膜)であり、半導体電極領域８は、例えばセルフア
ライメントプロセスによってこの半導体領域５の一部
に、ソース電極領域２，ドレイン電極領域３と同じ導電
型の高濃度不純物を拡散することによって形成される。
【００２５】また、半導体基板１としては、シリコンウ
ェハを用いることもできるし、ＳＯＩ(Silicon On Insu
lator)ウェハを用いることもできる。
ェハを用いることもできるし、ＳＯＩ(Silicon On Insu
lator)ウェハを用いることもできる。
【００２６】図１，図２の半導体装置の構造は、従来の
ＭＯＳＦＥＴ(ＭＯＳ電界効果トランジスタ)のゲート絶
縁膜中に、半導体領域を設けたものと等価であると捉え
ることができる。また、νＭＯＳやＥＥＰＲＯＭでは、
高濃度に不純物を拡散した半導体電極すなわちフローテ
ィングゲートがゲート絶縁膜によって完全に囲まれ、通
常の状態では外部から電気的に完全に絶縁されたフロー
ティング状態となっているのに対し、図１，図２の半導
体装置では、半導体領域５がゲート絶縁膜４，６と半導
体電極領域８とによって囲まれ、半導体電極領域８によ
って外部からこの半導体領域５に任意の電圧を印加する
ことができるという点で、νＭＯＳ，ＥＥＰＲＯＭと図
１，図２の半導体装置とは構造的に相違している。
ＭＯＳＦＥＴ(ＭＯＳ電界効果トランジスタ)のゲート絶
縁膜中に、半導体領域を設けたものと等価であると捉え
ることができる。また、νＭＯＳやＥＥＰＲＯＭでは、
高濃度に不純物を拡散した半導体電極すなわちフローテ
ィングゲートがゲート絶縁膜によって完全に囲まれ、通
常の状態では外部から電気的に完全に絶縁されたフロー
ティング状態となっているのに対し、図１，図２の半導
体装置では、半導体領域５がゲート絶縁膜４，６と半導
体電極領域８とによって囲まれ、半導体電極領域８によ
って外部からこの半導体領域５に任意の電圧を印加する
ことができるという点で、νＭＯＳ，ＥＥＰＲＯＭと図
１，図２の半導体装置とは構造的に相違している。
【００２７】次に、図１，図２の半導体装置の動作原理
について説明する。図１，図２の半導体装置において、
ソース電極領域２とドレイン電極領域３との間の半導体
基板１の表面は、チャンネル領域ＣＨとして機能し、ソ
ース電極領域２とドレイン電極領域３との間にはこのチ
ャンネル領域ＣＨを介しドレイン電流が流れる。このド
レイン電流の大きさは、ソース電極領域２，ドレイン電
極領域３，ゲート電極７にそれぞれ印加される電圧の大
きさによって変化し、また、半導体領域５に接して設け
られている半導体電極領域８(以後、第２ゲート電極と
呼ぶ)に印加される電圧の大きさによって変化する。
について説明する。図１，図２の半導体装置において、
ソース電極領域２とドレイン電極領域３との間の半導体
基板１の表面は、チャンネル領域ＣＨとして機能し、ソ
ース電極領域２とドレイン電極領域３との間にはこのチ
ャンネル領域ＣＨを介しドレイン電流が流れる。このド
レイン電流の大きさは、ソース電極領域２，ドレイン電
極領域３，ゲート電極７にそれぞれ印加される電圧の大
きさによって変化し、また、半導体領域５に接して設け
られている半導体電極領域８(以後、第２ゲート電極と
呼ぶ)に印加される電圧の大きさによって変化する。
【００２８】換言すれば、図１，図２の半導体装置は、
図３に示すような等価回路のものとなり、ソース電圧，
ドレイン電圧，ゲート電圧をＶs，Ｖd，Ｖgとすると
き、Ｖs，Ｖd，Ｖgの大きさによって、電流(ドレイン電
流)の大きさを制御することができ、また、半導体電極
領域すなわち第２ゲート電極８に加わる電圧をＶhとす
るとき、Ｖhの大きさによっても、電流(ドレイン電流)
の大きさを制御することができる。すなわち、図２９に
示したνＭＯＳ素子では、高濃度に不純物を拡散した半
導体電極がゲート絶縁膜によって囲まれ、普通の状態で
は外部から電気的に完全に絶縁されたフローティング状
態で存在するのに対し、本発明による半導体装置では、
半導体領域がゲート絶縁膜と半導体電極領域とによって
囲まれ、外部からこの半導体領域に任意の電圧を印加す
ることができる。なお、図２において、Ｖsubは基板電
圧である。
図３に示すような等価回路のものとなり、ソース電圧，
ドレイン電圧，ゲート電圧をＶs，Ｖd，Ｖgとすると
き、Ｖs，Ｖd，Ｖgの大きさによって、電流(ドレイン電
流)の大きさを制御することができ、また、半導体電極
領域すなわち第２ゲート電極８に加わる電圧をＶhとす
るとき、Ｖhの大きさによっても、電流(ドレイン電流)
の大きさを制御することができる。すなわち、図２９に
示したνＭＯＳ素子では、高濃度に不純物を拡散した半
導体電極がゲート絶縁膜によって囲まれ、普通の状態で
は外部から電気的に完全に絶縁されたフローティング状
態で存在するのに対し、本発明による半導体装置では、
半導体領域がゲート絶縁膜と半導体電極領域とによって
囲まれ、外部からこの半導体領域に任意の電圧を印加す
ることができる。なお、図２において、Ｖsubは基板電
圧である。
【００２９】いま、図１，図２の半導体装置が例えばｎ
チャンネル型デバイスであるとし、ソース電極領域２が
接地(Ｖs＝０Ｖ)され、ゲート電極７にゲート電圧Ｖgが
印加されてソース電極領域２とドレイン電極領域３との
間の半導体基板１表面すなわちチャンネル領域ＣＨに反
転層が形成されているものとする。
チャンネル型デバイスであるとし、ソース電極領域２が
接地(Ｖs＝０Ｖ)され、ゲート電極７にゲート電圧Ｖgが
印加されてソース電極領域２とドレイン電極領域３との
間の半導体基板１表面すなわちチャンネル領域ＣＨに反
転層が形成されているものとする。
【００３０】この場合、第２ゲート電極８に印加される
電圧Ｖhが十分に大きいときには、２つのゲート絶縁膜
４，６に挾まれた半導体領域５は完全に空乏化される。
図４は、このときのドレイン電流とドレイン電圧との関
係を示す図である。
電圧Ｖhが十分に大きいときには、２つのゲート絶縁膜
４，６に挾まれた半導体領域５は完全に空乏化される。
図４は、このときのドレイン電流とドレイン電圧との関
係を示す図である。
【００３１】第２ゲート電極８に十分に大きな電圧Ｖh
が印加され、半導体領域５が完全に空乏化されていると
きには、図４からわかるように、小さなドレイン電圧Ｖ
dが加えられると、キャリヤはチャンネル領域ＣＨを通
って、ソース電極領域２からドレイン電極領域３に向か
って流れる。この際、チャンネル領域ＣＨは抵抗として
働き、ドレイン電流Ｉdの大きさは、ドレイン電圧Ｖdに
ほぼ比例する(図４のＡ点参照)。
が印加され、半導体領域５が完全に空乏化されていると
きには、図４からわかるように、小さなドレイン電圧Ｖ
dが加えられると、キャリヤはチャンネル領域ＣＨを通
って、ソース電極領域２からドレイン電極領域３に向か
って流れる。この際、チャンネル領域ＣＨは抵抗として
働き、ドレイン電流Ｉdの大きさは、ドレイン電圧Ｖdに
ほぼ比例する(図４のＡ点参照)。
【００３２】ドレイン電圧Ｖdが増加すると、ドレイン
電極領域３から空乏層が伸び、最終的にドレイン電極領
域３両端のチャンネル部で、反転層の厚さが“０”にな
る点(ピンチオフ点)が生ずる(図４のＢ点参照)。このと
きのドレイン電圧Ｖdは、ピンチオフ電圧(Ｖdsat)と呼
ばれ、ドレイン電圧Ｖdがピンチオフ電圧Ｖdsatよりも
大きくなると、ドレイン電流Ｉdは、飽和し、ほぼ同じ
値(飽和ドレイン電流値Ｉdsat)をとる(図４のＣ点参
照)。
電極領域３から空乏層が伸び、最終的にドレイン電極領
域３両端のチャンネル部で、反転層の厚さが“０”にな
る点(ピンチオフ点)が生ずる(図４のＢ点参照)。このと
きのドレイン電圧Ｖdは、ピンチオフ電圧(Ｖdsat)と呼
ばれ、ドレイン電圧Ｖdがピンチオフ電圧Ｖdsatよりも
大きくなると、ドレイン電流Ｉdは、飽和し、ほぼ同じ
値(飽和ドレイン電流値Ｉdsat)をとる(図４のＣ点参
照)。
【００３３】このように、第２ゲート電極８に十分大き
な電圧Ｖhが印加され、２つのゲート絶縁膜４，６に挾
まれた半導体領域５が完全に空乏化されている場合に
は、ゲート電極７とチャンネル領域ＣＨとの間のゲート
絶縁膜の見かけ上の誘電率は、２つのゲート絶縁膜４，
６とこれらの間に挾まれている半導体領域５との誘電率
によって決まる値を持ち、従って、ゲート電極とチャン
ネル領域との間に所定誘電率のゲート絶縁膜が設けられ
ている従来のＭＯＳトランジスタと等価な特性を有す
る。従って、このときのドレイン電流は、従来のＭＯＳ
トランジスタに流れるドレイン電流と等価であると見な
すことができる。
な電圧Ｖhが印加され、２つのゲート絶縁膜４，６に挾
まれた半導体領域５が完全に空乏化されている場合に
は、ゲート電極７とチャンネル領域ＣＨとの間のゲート
絶縁膜の見かけ上の誘電率は、２つのゲート絶縁膜４，
６とこれらの間に挾まれている半導体領域５との誘電率
によって決まる値を持ち、従って、ゲート電極とチャン
ネル領域との間に所定誘電率のゲート絶縁膜が設けられ
ている従来のＭＯＳトランジスタと等価な特性を有す
る。従って、このときのドレイン電流は、従来のＭＯＳ
トランジスタに流れるドレイン電流と等価であると見な
すことができる。
【００３４】これに対し、第２ゲート電極８に印加され
る電圧Ｖhが小さいときには、２つのゲート絶縁膜４，
６に挾まれた半導体領域５は完全には空乏化されない。
図５は、このときのドレイン電流とドレイン電圧との関
係を示す図である。なお、図５には、比較のため、第２
ゲート電極８に印加される電圧Ｖhが大きい場合のドレ
イン電流とドレイン電圧との関係も破線で示されてい
る。
る電圧Ｖhが小さいときには、２つのゲート絶縁膜４，
６に挾まれた半導体領域５は完全には空乏化されない。
図５は、このときのドレイン電流とドレイン電圧との関
係を示す図である。なお、図５には、比較のため、第２
ゲート電極８に印加される電圧Ｖhが大きい場合のドレ
イン電流とドレイン電圧との関係も破線で示されてい
る。
【００３５】図５を参照すると、第２ゲート電極８に印
加される電圧Ｖhが小さく、半導体領域５が完全には空
乏化されていないときには、第２ゲート電極８に十分に
大きな電圧Ｖhが印加されて半導体領域５が完全に空乏
化される場合に比べて、ドレイン電極領域３からの電界
が、ゲート電極７からの電界よりも相対的に大きくな
り、その結果、ピンチオフ電圧Ｖdsat’は、半導体領域
５が完全に空乏化される場合のピンチオフ電圧Ｖdsatよ
りも小さくなる。このように、飽和ドレイン電流値Ｉ
dsat’を、第２ゲート電極８に印加される電圧Ｖhによ
ってＩdsat以下に制御することが可能となる。すなわ
ち、図１，図２の半導体装置では、第２ゲート電極８へ
の印加電圧により、飽和ドレイン電流値を可変に制御す
ることができる。すなわち、第２ゲート電極８に印加す
る電圧Ｖhとゲート電極７に印加する電圧Ｖgとを各々独
立に変えることによって、ソース電極領域２とドレイン
電極領域３との間の半導体基板表面に流れるドレイン電
流Ｉdの飽和電流値を制御することが可能になる。
加される電圧Ｖhが小さく、半導体領域５が完全には空
乏化されていないときには、第２ゲート電極８に十分に
大きな電圧Ｖhが印加されて半導体領域５が完全に空乏
化される場合に比べて、ドレイン電極領域３からの電界
が、ゲート電極７からの電界よりも相対的に大きくな
り、その結果、ピンチオフ電圧Ｖdsat’は、半導体領域
５が完全に空乏化される場合のピンチオフ電圧Ｖdsatよ
りも小さくなる。このように、飽和ドレイン電流値Ｉ
dsat’を、第２ゲート電極８に印加される電圧Ｖhによ
ってＩdsat以下に制御することが可能となる。すなわ
ち、図１，図２の半導体装置では、第２ゲート電極８へ
の印加電圧により、飽和ドレイン電流値を可変に制御す
ることができる。すなわち、第２ゲート電極８に印加す
る電圧Ｖhとゲート電極７に印加する電圧Ｖgとを各々独
立に変えることによって、ソース電極領域２とドレイン
電極領域３との間の半導体基板表面に流れるドレイン電
流Ｉdの飽和電流値を制御することが可能になる。
【００３６】図６(ａ)，(ｂ)は、本発明の半導体装置の
具体例の構成図である。なお、図６(ａ)は平面図、図６
(ｂ)は図６(ａ)のＡ−Ａ線における断面図である。図６
(ａ)，(ｂ)を参照すると、この半導体装置は、ｎチャン
ネル型デバイスとして構成されており、半導体基板１と
してｐ型のシリコンウェハ(シリコン基板)を用い、この
ｐ型のシリコンウェハ１内に、ｎ型の不純物が高濃度に
拡散されたソース電極領域２およびドレイン電極領域３
が形成されている。また、このソース電極領域２とドレ
イン電極領域３との間のシリコンウェハ１上には、第１
のゲート絶縁膜４としてのシリコン酸化膜、半導体領域
５としての多結晶シリコン薄膜、第２のゲート絶縁膜６
としてのシリコン酸化膜が順次に形成され、また、第２
のゲート絶縁膜としてのシリコン酸化膜６上には、ゲー
ト電極７としてｎ+型ポリシリコン電極が形成されてお
り、さらに、半導体領域としての多結晶シリコン薄膜５
と接して、半導体電極領域(第２ゲート電極)８としての
ｎ+型ポリシリコン電極が形成されている。
具体例の構成図である。なお、図６(ａ)は平面図、図６
(ｂ)は図６(ａ)のＡ−Ａ線における断面図である。図６
(ａ)，(ｂ)を参照すると、この半導体装置は、ｎチャン
ネル型デバイスとして構成されており、半導体基板１と
してｐ型のシリコンウェハ(シリコン基板)を用い、この
ｐ型のシリコンウェハ１内に、ｎ型の不純物が高濃度に
拡散されたソース電極領域２およびドレイン電極領域３
が形成されている。また、このソース電極領域２とドレ
イン電極領域３との間のシリコンウェハ１上には、第１
のゲート絶縁膜４としてのシリコン酸化膜、半導体領域
５としての多結晶シリコン薄膜、第２のゲート絶縁膜６
としてのシリコン酸化膜が順次に形成され、また、第２
のゲート絶縁膜としてのシリコン酸化膜６上には、ゲー
ト電極７としてｎ+型ポリシリコン電極が形成されてお
り、さらに、半導体領域としての多結晶シリコン薄膜５
と接して、半導体電極領域(第２ゲート電極)８としての
ｎ+型ポリシリコン電極が形成されている。
【００３７】なお、図６(ａ)，(ｂ)において、１７は層
間絶縁膜、２６はフィールド酸化膜、１８，１９，２
０，２１は、それぞれ、ソース電極２，ドレイン電極
３，ゲート電極７，第２ゲート電極８のアルミ電極配線
であり、各々、コンタクトホール２２，２３，２４，２
５を介して電気的に各電極２，３，７，８と接続されて
いる。
間絶縁膜、２６はフィールド酸化膜、１８，１９，２
０，２１は、それぞれ、ソース電極２，ドレイン電極
３，ゲート電極７，第２ゲート電極８のアルミ電極配線
であり、各々、コンタクトホール２２，２３，２４，２
５を介して電気的に各電極２，３，７，８と接続されて
いる。
【００３８】図７(ａ)乃至(ｄ)は、図６の半導体装置の
作製工程を示す図である。図７(ａ)乃至(ｄ)を参照する
と、まず、図７(ａ)に示すように、ｐ型シリコン基板１
上にＬＯＣＯＳ法によりフィールド酸化膜２６を形成
し、基板表面を分離することにより、活性層領域を形成
する。そして、分離領域表面に、第１のゲート絶縁膜と
してのシリコン酸化膜４をドライ酸化法によって１０ｎ
ｍ形成する。酸化温度は９００℃以下になるようにし
た。さらに、チャンネル部のしきい値調整のために、第
１のゲート絶縁膜であるシリコン酸化膜４の上からボロ
ンイオン２９をチャンネルドープする。
作製工程を示す図である。図７(ａ)乃至(ｄ)を参照する
と、まず、図７(ａ)に示すように、ｐ型シリコン基板１
上にＬＯＣＯＳ法によりフィールド酸化膜２６を形成
し、基板表面を分離することにより、活性層領域を形成
する。そして、分離領域表面に、第１のゲート絶縁膜と
してのシリコン酸化膜４をドライ酸化法によって１０ｎ
ｍ形成する。酸化温度は９００℃以下になるようにし
た。さらに、チャンネル部のしきい値調整のために、第
１のゲート絶縁膜であるシリコン酸化膜４の上からボロ
ンイオン２９をチャンネルドープする。
【００３９】次に、図７(ｂ)に示すように、シリコン酸
化膜４上に半導体領域としての多結晶シリコン薄膜５を
ＬＰＣＶＤ(減圧化学的気相成長)法によって３０ｎｍ成
膜し、これを所定の形状にパターンニングする。この
際、多結晶シリコン薄膜の成膜条件は、例えば、基板温
度６３０℃、圧力０．１Ｔｏｒｒ、ＳｉＨ4ガス流量２
００ＳＣＣＭとする。その後、第２のゲート絶縁膜とし
てのシリコン酸化膜６をＬＰＣＶＤ法によって１０ｎｍ
形成する。この時の成膜条件は、例えば、基板温度８０
０℃、圧力０．９Ｔｏｒｒ、ＳｉＨ4ガス流量３０ＳＣ
ＣＭ、Ｎ2Ｏガス流量１０００ＳＣＣＭとする。さら
に、多結晶シリコン薄膜５中の不純物濃度を調整するた
めに、第２のゲート絶縁膜であるシリコン酸化膜６の上
からボロンイオン３２を注入する。多結晶シリコン薄膜
５中の不純物濃度は、この後形成される第２ゲート電極
８が、ソース電極２・ドレイン電極３間を流れるドレイ
ン電流をどの程度効果的に制御できるかを決定する上で
重要である。
化膜４上に半導体領域としての多結晶シリコン薄膜５を
ＬＰＣＶＤ(減圧化学的気相成長)法によって３０ｎｍ成
膜し、これを所定の形状にパターンニングする。この
際、多結晶シリコン薄膜の成膜条件は、例えば、基板温
度６３０℃、圧力０．１Ｔｏｒｒ、ＳｉＨ4ガス流量２
００ＳＣＣＭとする。その後、第２のゲート絶縁膜とし
てのシリコン酸化膜６をＬＰＣＶＤ法によって１０ｎｍ
形成する。この時の成膜条件は、例えば、基板温度８０
０℃、圧力０．９Ｔｏｒｒ、ＳｉＨ4ガス流量３０ＳＣ
ＣＭ、Ｎ2Ｏガス流量１０００ＳＣＣＭとする。さら
に、多結晶シリコン薄膜５中の不純物濃度を調整するた
めに、第２のゲート絶縁膜であるシリコン酸化膜６の上
からボロンイオン３２を注入する。多結晶シリコン薄膜
５中の不純物濃度は、この後形成される第２ゲート電極
８が、ソース電極２・ドレイン電極３間を流れるドレイ
ン電流をどの程度効果的に制御できるかを決定する上で
重要である。
【００４０】次に、図７(ｃ)に示すように、リンをドー
プしたポリシリコン薄膜７をＬＰＣＶＤ法によって３０
ｎｍ成膜し、所定の形状にレジスト３４を形成し、この
レジスト３４をマスクとしてポリシリコン薄膜を所定の
形状にパターニングしてゲート電極７を形成する。この
ときの成膜条件は、例えば、基板温度５００℃、圧力
０．９Ｔｏｒｒ、Ｓｉ2Ｈ6ガス流量９０ＳＣＣＭ、ＰＨ
3ガス流量１０ＳＣＣＭ、Ｎ2ガス流量８００ＳＣＣＭと
する。そして、ゲート電極７をパターニングしたときに
マスクとして使ったレジスト３４を残した状態で、ソー
ス電極領域２，ドレイン電極領域３，第２ゲート電極８
を形成するためにリンイオン３５を注入する。リンイオ
ン３５の注入は、注入エネルギーとドーズ量の組み合わ
せを変えて２回以上行なう。例えば、１回目の注入エネ
ルギーは３０ｋｅＶ、ドーズ量は２Ｅ１５ｃｍ-2、２回
目は各々９０ｋｅＶ、５Ｅ１５ｃｍ-2とする。ここでイ
オン注入を多段に分けて行なうのは、ソース電極，ドレ
イン電極，ゲート電極，第２ゲート電極の形成工程を、
セルフアライメントプロセスによって一括で形成するた
めである。すなわち、本発明の半導体装置は、３次元方
向に拡張した構造をもち、このような３次元方向に拡張
した構造をもつデバイスの作製にあたっては、プロセス
を簡略にし、かつ、デバイスの性能のばらつきを小さく
抑えることが非常に重要であり、従って、注入エネルギ
ーが低い時に第２ゲート電極となる領域に不純物イオン
を注入する一方、注入エネルギーが高い時にソース電極
あるいはドレイン電極となる領域に不純物イオンを注入
するというように、セルフアライメントプロセスに多段
のイオン注入工程を組み込むことで、３次元方向に拡張
した構造をもつデバイスを作製する場合にも、プロセス
を簡略化し、かつ、デバイスの性能を高精度のものに維
持できる。
プしたポリシリコン薄膜７をＬＰＣＶＤ法によって３０
ｎｍ成膜し、所定の形状にレジスト３４を形成し、この
レジスト３４をマスクとしてポリシリコン薄膜を所定の
形状にパターニングしてゲート電極７を形成する。この
ときの成膜条件は、例えば、基板温度５００℃、圧力
０．９Ｔｏｒｒ、Ｓｉ2Ｈ6ガス流量９０ＳＣＣＭ、ＰＨ
3ガス流量１０ＳＣＣＭ、Ｎ2ガス流量８００ＳＣＣＭと
する。そして、ゲート電極７をパターニングしたときに
マスクとして使ったレジスト３４を残した状態で、ソー
ス電極領域２，ドレイン電極領域３，第２ゲート電極８
を形成するためにリンイオン３５を注入する。リンイオ
ン３５の注入は、注入エネルギーとドーズ量の組み合わ
せを変えて２回以上行なう。例えば、１回目の注入エネ
ルギーは３０ｋｅＶ、ドーズ量は２Ｅ１５ｃｍ-2、２回
目は各々９０ｋｅＶ、５Ｅ１５ｃｍ-2とする。ここでイ
オン注入を多段に分けて行なうのは、ソース電極，ドレ
イン電極，ゲート電極，第２ゲート電極の形成工程を、
セルフアライメントプロセスによって一括で形成するた
めである。すなわち、本発明の半導体装置は、３次元方
向に拡張した構造をもち、このような３次元方向に拡張
した構造をもつデバイスの作製にあたっては、プロセス
を簡略にし、かつ、デバイスの性能のばらつきを小さく
抑えることが非常に重要であり、従って、注入エネルギ
ーが低い時に第２ゲート電極となる領域に不純物イオン
を注入する一方、注入エネルギーが高い時にソース電極
あるいはドレイン電極となる領域に不純物イオンを注入
するというように、セルフアライメントプロセスに多段
のイオン注入工程を組み込むことで、３次元方向に拡張
した構造をもつデバイスを作製する場合にも、プロセス
を簡略化し、かつ、デバイスの性能を高精度のものに維
持できる。
【００４１】このようにして、多段に分けてイオン注入
を行なった後、イオン注入により導入された不純物の活
性化を行なうと、図７(ｄ)に示すように、ソース電極領
域２、ドレイン電極領域３、第２ゲート電極８が形成さ
れ、本発明の半導体装置の基本的な構造が形成される。
この後、層間絶縁膜の堆積、コンタクトホールの形成、
アルミ電極配線の形成、メタライゼーションの各工程を
経て、ｎチャンネル型の新規構造デバイスを得ることが
できる。
を行なった後、イオン注入により導入された不純物の活
性化を行なうと、図７(ｄ)に示すように、ソース電極領
域２、ドレイン電極領域３、第２ゲート電極８が形成さ
れ、本発明の半導体装置の基本的な構造が形成される。
この後、層間絶縁膜の堆積、コンタクトホールの形成、
アルミ電極配線の形成、メタライゼーションの各工程を
経て、ｎチャンネル型の新規構造デバイスを得ることが
できる。
【００４２】このように、本発明の半導体装置の作製に
あたっては、従来のシリコンプロセス技術の範囲内で十
分に対処できる。
あたっては、従来のシリコンプロセス技術の範囲内で十
分に対処できる。
【００４３】図８には、図６に示す半導体装置におい
て、チャンネル長Ｌを２μｍ、チャンネル幅Ｗを４μ
ｍ、シリコン基板のチャンネル部分ＣＨの不純物の型，
不純物濃度をｐ型，１Ｅ１６ｃｍ-3、多結晶シリコン薄
膜５の不純物の型，不純物濃度をｐ型，１Ｅ１７ｃｍ-3
とし、ゲート電極７および第２ゲート電極８をｎ+型ポ
リシリコンとした時の、ドレイン電流特性が示されてい
る。なお、ドレイン電流特性を求めるのに、図９に示す
ように、ソース電極２を接地し(すなわち、Ｖs＝０と
し)、ゲート電極７の電圧Ｖgを０．０Ｖ〜５．０Ｖまで
０．５Ｖずつ変化させ、また、第２ゲート電極８の電圧
Ｖhを０Ｖ〜５Ｖまで１Ｖずつ変化させて、ドレイン電
圧Ｖdに対するドレイン電流Ｉdを求めた。図８から、ド
レイン電流Ｉdの飽和電流値が、第２ゲート電極に印加
する電圧Ｖhによって制御されていることがわかる。
て、チャンネル長Ｌを２μｍ、チャンネル幅Ｗを４μ
ｍ、シリコン基板のチャンネル部分ＣＨの不純物の型，
不純物濃度をｐ型，１Ｅ１６ｃｍ-3、多結晶シリコン薄
膜５の不純物の型，不純物濃度をｐ型，１Ｅ１７ｃｍ-3
とし、ゲート電極７および第２ゲート電極８をｎ+型ポ
リシリコンとした時の、ドレイン電流特性が示されてい
る。なお、ドレイン電流特性を求めるのに、図９に示す
ように、ソース電極２を接地し(すなわち、Ｖs＝０と
し)、ゲート電極７の電圧Ｖgを０．０Ｖ〜５．０Ｖまで
０．５Ｖずつ変化させ、また、第２ゲート電極８の電圧
Ｖhを０Ｖ〜５Ｖまで１Ｖずつ変化させて、ドレイン電
圧Ｖdに対するドレイン電流Ｉdを求めた。図８から、ド
レイン電流Ｉdの飽和電流値が、第２ゲート電極に印加
する電圧Ｖhによって制御されていることがわかる。
【００４４】なお、上述の例では、本発明の半導体装置
をｎチャンネル型デバイスとして構成したが、本発明の
半導体装置はｐチャンネル型デバイスとして構成するこ
ともでき、この場合でも、ｎチャンネル型デバイスと同
様に作製でき、また、同様に動作させることができる。
をｎチャンネル型デバイスとして構成したが、本発明の
半導体装置はｐチャンネル型デバイスとして構成するこ
ともでき、この場合でも、ｎチャンネル型デバイスと同
様に作製でき、また、同様に動作させることができる。
【００４５】すなわち、上述したｎチャンネル型デバイ
スの作製方法と同様にして、ｐチャンネル型のデバイス
を作製することができる。
スの作製方法と同様にして、ｐチャンネル型のデバイス
を作製することができる。
【００４６】また、図１乃至図３の半導体装置は、従来
のＭＯＳＦＥＴと同様、インバータ回路に用いることが
できる。図１０は図１乃至図３の半導体装置を適用した
インバータ回路を示す図である。図１０のインバータ回
路は、基本的には、従来のＭＯＳＦＥＴと全く同じ動作
をするが、図１乃至図３の半導体装置では、飽和ドレイ
ン電流値が、第２ゲート電極に印加される電圧Ｖhによ
ってコントロールされるので、図１０に示すようなイン
バータ回路としての動作を考えたとき、その論理反転電
圧が、第２ゲート電極８に印加される電圧Ｖhを変える
ことによって制御可能となる。
のＭＯＳＦＥＴと同様、インバータ回路に用いることが
できる。図１０は図１乃至図３の半導体装置を適用した
インバータ回路を示す図である。図１０のインバータ回
路は、基本的には、従来のＭＯＳＦＥＴと全く同じ動作
をするが、図１乃至図３の半導体装置では、飽和ドレイ
ン電流値が、第２ゲート電極に印加される電圧Ｖhによ
ってコントロールされるので、図１０に示すようなイン
バータ回路としての動作を考えたとき、その論理反転電
圧が、第２ゲート電極８に印加される電圧Ｖhを変える
ことによって制御可能となる。
【００４７】また、図１乃至図３の半導体装置として、
ｎチャンネル型のもの(ソース電極領域２，ドレイン電
極領域３，半導体電極領域８がｎ型)とｐチャンネル型
のもの(ソース電極領域２，ドレイン電極領域３，半導
体電極領域８がｐ型)との互いに導電型の異なる複数の
半導体装置を半導体基板１上に形成し、これら複数の半
導体装置により、インバータ回路をコンプリメンタリー
(相補的)に構成することも可能である。すなわち、ｎチ
ャンネル型デバイスとｐチャンネル型のデバイスとを組
み合せて作製することもできる。この場合には、動作性
能の安定化および低消費電力化を図ることができ、より
ＬＳＩ化に適した回路を提供することができる。
ｎチャンネル型のもの(ソース電極領域２，ドレイン電
極領域３，半導体電極領域８がｎ型)とｐチャンネル型
のもの(ソース電極領域２，ドレイン電極領域３，半導
体電極領域８がｐ型)との互いに導電型の異なる複数の
半導体装置を半導体基板１上に形成し、これら複数の半
導体装置により、インバータ回路をコンプリメンタリー
(相補的)に構成することも可能である。すなわち、ｎチ
ャンネル型デバイスとｐチャンネル型のデバイスとを組
み合せて作製することもできる。この場合には、動作性
能の安定化および低消費電力化を図ることができ、より
ＬＳＩ化に適した回路を提供することができる。
【００４８】図１１には、互いにコンプリメンタリ(相
補的)なｎチャンネル型デバイスおよびｐチャンネル型
デバイスで構成されたインバータ回路の構成例が示され
ている。すなわち、図１１の例では、この第１の実施例
の半導体装置として、ｎチャンネル型の半導体装置(ｎ
ＭＯＳデバイス)ＳＣ1とｐチャンネル型の半導体装置
(ｐＭＯＳデバイス)ＳＣ2との２種類のものを用い、Ｃ
ＭＯＳ構造のものにしてインバータ回路を構成してい
る。なお、図１１の例では、両者の第２ゲート電極が共
通な電極として接続され、これらに電圧Ｖhが印加され
るようになっている。また、Ｖinは入力電圧、Ｖoutは
出力電圧、(Ｖdd−Ｖss）はインバータ回路の電源電圧
である。
補的)なｎチャンネル型デバイスおよびｐチャンネル型
デバイスで構成されたインバータ回路の構成例が示され
ている。すなわち、図１１の例では、この第１の実施例
の半導体装置として、ｎチャンネル型の半導体装置(ｎ
ＭＯＳデバイス)ＳＣ1とｐチャンネル型の半導体装置
(ｐＭＯＳデバイス)ＳＣ2との２種類のものを用い、Ｃ
ＭＯＳ構造のものにしてインバータ回路を構成してい
る。なお、図１１の例では、両者の第２ゲート電極が共
通な電極として接続され、これらに電圧Ｖhが印加され
るようになっている。また、Ｖinは入力電圧、Ｖoutは
出力電圧、(Ｖdd−Ｖss）はインバータ回路の電源電圧
である。
【００４９】このようなｐチャンネル型の半導体装置と
ｎチャンネル型の半導体装置とによりコンプリメンタリ
ーに構成されているインバータ回路の動作原理について
説明する。
ｎチャンネル型の半導体装置とによりコンプリメンタリ
ーに構成されているインバータ回路の動作原理について
説明する。
【００５０】より詳細に、図１１においては、ｐ型のシ
リコン基板１２３上にはｎチャンネル型デバイスＳＣ1
が形成され、ｎ型のシリコン基板１２４上にはｐチャン
ネル型デバイスＳＣ2が形成されている。ｎチャンネル
型デバイスＳＣ1(ｐチャンネル型デバイスＳＣ2)では、
ソース電極領域１０９(１１０)とドレイン電極領域１１
１(１１２)とが、シリコン基板１２３(１２４)の表面お
よび内部に形成され、また、このソースおよびドレイン
間のシリコン基板上には、第１のゲート絶縁膜となるシ
リコン酸化膜１１３(１１４)、半導体領域となる多結晶
シリコン薄膜１１５(１１６)、第２のゲート絶縁膜とな
るシリコン酸化膜１１７(１１８)、ゲート電極となるポ
リシリコン電極１１９(１２０)とが順次に形成され、さ
らに、２つのシリコン酸化膜１１３(１１４)と１１７
(１１８)に挾まれた多結晶シリコン薄膜１１５(１１６)
と接して、半導体電極(第２ゲート電極)としてのポリシ
リコン電極１２１(１２２)が形成されている。そして、
ｎチャンネル型デバイスＳＣ1のドレイン電極領域１１
１，ゲート電極１１９，半導体電極１２１は、各々、ｐ
チャンネル型デバイスＳＣ2のドレイン電極領域１１
２，ゲート電極１２０，半導体電極１２２と接続され、
ゲート電極１１９，１２０には入力電圧Ｖinが加わり、
ドレイン電極領域１１１，１１２からは出力電圧Ｖout
が取り出され、また、半導体電極１２１，１２２には制
御電圧Ｖhが加わるようになっている。また、ｎチャン
ネル型デバイスＳＣ1のソース電極１０９は接地され(接
地電位Ｖssに保持され)、ｐチャンネル型デバイスＳＣ2
のソース電極１１０には電源電圧Ｖddが印加されてい
る。
リコン基板１２３上にはｎチャンネル型デバイスＳＣ1
が形成され、ｎ型のシリコン基板１２４上にはｐチャン
ネル型デバイスＳＣ2が形成されている。ｎチャンネル
型デバイスＳＣ1(ｐチャンネル型デバイスＳＣ2)では、
ソース電極領域１０９(１１０)とドレイン電極領域１１
１(１１２)とが、シリコン基板１２３(１２４)の表面お
よび内部に形成され、また、このソースおよびドレイン
間のシリコン基板上には、第１のゲート絶縁膜となるシ
リコン酸化膜１１３(１１４)、半導体領域となる多結晶
シリコン薄膜１１５(１１６)、第２のゲート絶縁膜とな
るシリコン酸化膜１１７(１１８)、ゲート電極となるポ
リシリコン電極１１９(１２０)とが順次に形成され、さ
らに、２つのシリコン酸化膜１１３(１１４)と１１７
(１１８)に挾まれた多結晶シリコン薄膜１１５(１１６)
と接して、半導体電極(第２ゲート電極)としてのポリシ
リコン電極１２１(１２２)が形成されている。そして、
ｎチャンネル型デバイスＳＣ1のドレイン電極領域１１
１，ゲート電極１１９，半導体電極１２１は、各々、ｐ
チャンネル型デバイスＳＣ2のドレイン電極領域１１
２，ゲート電極１２０，半導体電極１２２と接続され、
ゲート電極１１９，１２０には入力電圧Ｖinが加わり、
ドレイン電極領域１１１，１１２からは出力電圧Ｖout
が取り出され、また、半導体電極１２１，１２２には制
御電圧Ｖhが加わるようになっている。また、ｎチャン
ネル型デバイスＳＣ1のソース電極１０９は接地され(接
地電位Ｖssに保持され)、ｐチャンネル型デバイスＳＣ2
のソース電極１１０には電源電圧Ｖddが印加されてい
る。
【００５１】図１２は、本発明の半導体装置を用いたコ
ンプリメンタリー(相補的)な構成を持つインバータ回路
の等価回路を示す図であり、また、図１３は、このイン
バータ回路の入出力特性の測定結果を示す図である。す
なわち、図１３の測定結果は、第２ゲート電極８に印加
する電圧Ｖhを、０．５Ｖ〜３．５Ｖの範囲で０．５Ｖ
間隔で変えて、入力電圧Ｖinに対する出力電圧Ｖoutを
測定したものである。図１３から、第２ゲート電極８に
印加する電圧Ｖhによって、インバータ回路の論理反転
電圧を制御可能なことがわかる。
ンプリメンタリー(相補的)な構成を持つインバータ回路
の等価回路を示す図であり、また、図１３は、このイン
バータ回路の入出力特性の測定結果を示す図である。す
なわち、図１３の測定結果は、第２ゲート電極８に印加
する電圧Ｖhを、０．５Ｖ〜３．５Ｖの範囲で０．５Ｖ
間隔で変えて、入力電圧Ｖinに対する出力電圧Ｖoutを
測定したものである。図１３から、第２ゲート電極８に
印加する電圧Ｖhによって、インバータ回路の論理反転
電圧を制御可能なことがわかる。
【００５２】図１４は、論理反転電圧Ｖinvと第２ゲー
ト電極に印加する電圧Ｖhとの関係の測定結果を示す図
であり、図１４の測定結果は、インバータ回路の電源電
圧(Ｖdd−Ｖss)を、３Ｖ，４Ｖ，５Ｖにそれぞれ設定し
た時の電圧Ｖhに対する論理反転電圧Ｖinvを測定したも
のである。図１４の測定結果からも、電圧Ｖhによって
論理反転電圧Ｖinvを可変に制御できることがわかる。
また、図１１に示したコンプリメンタリーな構成は、動
作性能の安定化および低消費電力を図る上で、非常に有
効である。
ト電極に印加する電圧Ｖhとの関係の測定結果を示す図
であり、図１４の測定結果は、インバータ回路の電源電
圧(Ｖdd−Ｖss)を、３Ｖ，４Ｖ，５Ｖにそれぞれ設定し
た時の電圧Ｖhに対する論理反転電圧Ｖinvを測定したも
のである。図１４の測定結果からも、電圧Ｖhによって
論理反転電圧Ｖinvを可変に制御できることがわかる。
また、図１１に示したコンプリメンタリーな構成は、動
作性能の安定化および低消費電力を図る上で、非常に有
効である。
【００５３】また、図１１，図１２のインバータ回路
(新素子によるＣＭＯＳインバータ)は、ゲート電極１１
９，１２０に加わる電圧Ｖinと半導体電極１２１，１２
２に加わる電圧Ｖhとを比較し、Ｖh＜Ｖinのときには、
出力Ｖoutが０Ｖとなり、Ｖh＞Ｖinのときには、出力Ｖ
outがＶddとなり、このことから図１５に示すようなコ
ンパレータとして機能することがわかる。すなわち、図
１１のインバータ構成において、ゲート電極１１９，１
２０をコンパレータの信号入力端子として機能させ、半
導体電極１２１，１２２をコンパレータの基準電圧入力
端子として機能させ、ドレイン電極領域１１１，１１２
をコンパレータの出力端子として機能させることができ
る。このように、非常に単純な構造をもった図１乃至図
３の半導体装置(新素子)をコンプリメンタリーに構成す
ることによって、コンパレータとしての機能をも実現す
ることができる。
(新素子によるＣＭＯＳインバータ)は、ゲート電極１１
９，１２０に加わる電圧Ｖinと半導体電極１２１，１２
２に加わる電圧Ｖhとを比較し、Ｖh＜Ｖinのときには、
出力Ｖoutが０Ｖとなり、Ｖh＞Ｖinのときには、出力Ｖ
outがＶddとなり、このことから図１５に示すようなコ
ンパレータとして機能することがわかる。すなわち、図
１１のインバータ構成において、ゲート電極１１９，１
２０をコンパレータの信号入力端子として機能させ、半
導体電極１２１，１２２をコンパレータの基準電圧入力
端子として機能させ、ドレイン電極領域１１１，１１２
をコンパレータの出力端子として機能させることができ
る。このように、非常に単純な構造をもった図１乃至図
３の半導体装置(新素子)をコンプリメンタリーに構成す
ることによって、コンパレータとしての機能をも実現す
ることができる。
【００５４】図１６，図１７は、本発明の新構造素子に
よって構成されたコンパレータの構成図である。なお、
図１６は平面図、図１７は図１６のＡ−Ａ線における断
面図である。図１６，図１７を参照すると、このコンパ
レータは、ｎ型のシリコン基板１２７に、リンおよびボ
ロンをイオン注入してｎウェル１２８およびｐウェル１
２９がそれぞれ形成され、ｎウェル１２８内にｐチャン
ネル型デバイスＳＣ2が形成され、ｐウェル１２９内に
ｎチャンネル型デバイスＳＣ1が形成されている。
よって構成されたコンパレータの構成図である。なお、
図１６は平面図、図１７は図１６のＡ−Ａ線における断
面図である。図１６，図１７を参照すると、このコンパ
レータは、ｎ型のシリコン基板１２７に、リンおよびボ
ロンをイオン注入してｎウェル１２８およびｐウェル１
２９がそれぞれ形成され、ｎウェル１２８内にｐチャン
ネル型デバイスＳＣ2が形成され、ｐウェル１２９内に
ｎチャンネル型デバイスＳＣ1が形成されている。
【００５５】ここで、ｐチャンネル型デバイスＳＣ
2は、ｎウェル１２８内にｐ型の不純物が高濃度に拡散
されたソース１３０およびドレイン電極領域１３１を有
している。そして、このソース１３０およびドレイン電
極１３１間のｎウェル１２８上には、第１のゲート絶縁
膜となるシリコン酸化膜１３２、ｎ型半導体領域となる
多結晶シリコン薄膜１３３、第２のゲート絶縁膜となる
シリコン酸化膜１３４、ゲート電極となるｎ+ポリシリ
コン電極１３５が順次に形成され、さらに、２つのシリ
コン酸化膜１３２，１３４に挾まれた多結晶シリコン薄
膜１３３と接して、半導体電極(第２ゲート電極)として
のｐ+ポリシリコン電極１３６が形成されている。
2は、ｎウェル１２８内にｐ型の不純物が高濃度に拡散
されたソース１３０およびドレイン電極領域１３１を有
している。そして、このソース１３０およびドレイン電
極１３１間のｎウェル１２８上には、第１のゲート絶縁
膜となるシリコン酸化膜１３２、ｎ型半導体領域となる
多結晶シリコン薄膜１３３、第２のゲート絶縁膜となる
シリコン酸化膜１３４、ゲート電極となるｎ+ポリシリ
コン電極１３５が順次に形成され、さらに、２つのシリ
コン酸化膜１３２，１３４に挾まれた多結晶シリコン薄
膜１３３と接して、半導体電極(第２ゲート電極)として
のｐ+ポリシリコン電極１３６が形成されている。
【００５６】また、ｎチャンネル型デバイスＳＣ1はｐ
ウェル１２９内にｎ型の不純物が高濃度に拡散されたソ
ース１３８およびドレイン電極領域１３９を有してい
る。そして、このソース１３８およびドレイン電極１３
９間のｐウェル１２９上には、第１のゲート絶縁膜とな
るシリコン酸化膜１４０、ｐ型半導体領域となる多結晶
シリコン薄膜１４１、第２のゲート絶縁膜となるシリコ
ン酸化膜１４２、ゲート電極となるｎ+ポリシリコン電
極１４３が順次に形成され、さらに、２つのシリコン酸
化膜１４０、１４２に挾まれた多結晶シリコン薄膜１４
１と接して、半導体電極(第２ゲート電極)としてのｎ+
ポリシリコン電極１４４が形成されている。なお、１５
４は層間絶縁膜、１５５はフィールド酸化膜である。
ウェル１２９内にｎ型の不純物が高濃度に拡散されたソ
ース１３８およびドレイン電極領域１３９を有してい
る。そして、このソース１３８およびドレイン電極１３
９間のｐウェル１２９上には、第１のゲート絶縁膜とな
るシリコン酸化膜１４０、ｐ型半導体領域となる多結晶
シリコン薄膜１４１、第２のゲート絶縁膜となるシリコ
ン酸化膜１４２、ゲート電極となるｎ+ポリシリコン電
極１４３が順次に形成され、さらに、２つのシリコン酸
化膜１４０、１４２に挾まれた多結晶シリコン薄膜１４
１と接して、半導体電極(第２ゲート電極)としてのｎ+
ポリシリコン電極１４４が形成されている。なお、１５
４は層間絶縁膜、１５５はフィールド酸化膜である。
【００５７】また、ｐチャンネル型デバイスＳＣ2およ
びｎチャンネル型デバイスＳＣ1のゲート電極１３５お
よび１４３は、コンタクトホール１４６を介してアルミ
電極配線１４７と共通に接続され、ゲート電極１３５，
１４３が信号入力端子Ｖinとして機能するようになって
いる。また、ｐチャンネル型デバイスＳＣ2のドレイン
電極１３１とｎチャンネル型デバイスＳＣ1のドレイン
電極１３９とは、それぞれ、コンタクトホール１４８と
１４９とを介してアルミ電極配線１５２に共通接続さ
れ、ドレイン電極１３１，１３９が出力端子Ｖoutとし
て機能するようになっている。また、ｐチャンネル型デ
バイスＳＣ2の半導体電極１３６とｎチャンネル型デバ
イスＳＣ1の半導体電極１４４とは、それぞれ、コンタ
クトホール１５０と１５１とを介してアルミ電極配線１
５３に共通接続され、半導体電極１３６，１４４が基準
電圧入力端子Ｖhとして機能するようになっている。
びｎチャンネル型デバイスＳＣ1のゲート電極１３５お
よび１４３は、コンタクトホール１４６を介してアルミ
電極配線１４７と共通に接続され、ゲート電極１３５，
１４３が信号入力端子Ｖinとして機能するようになって
いる。また、ｐチャンネル型デバイスＳＣ2のドレイン
電極１３１とｎチャンネル型デバイスＳＣ1のドレイン
電極１３９とは、それぞれ、コンタクトホール１４８と
１４９とを介してアルミ電極配線１５２に共通接続さ
れ、ドレイン電極１３１，１３９が出力端子Ｖoutとし
て機能するようになっている。また、ｐチャンネル型デ
バイスＳＣ2の半導体電極１３６とｎチャンネル型デバ
イスＳＣ1の半導体電極１４４とは、それぞれ、コンタ
クトホール１５０と１５１とを介してアルミ電極配線１
５３に共通接続され、半導体電極１３６，１４４が基準
電圧入力端子Ｖhとして機能するようになっている。
【００５８】図１８，図１９は、本発明によるコンパレ
ータの作製工程を示す図である。まず、図１８(ａ)に示
すように、ｎ型シリコン基板１２７上にリンイオンを注
入することによりｎウェル１２８を形成し、また、ボロ
ンイオンを注入することによりｐウェル１２９を形成し
て、ツインタブ構造を作製する。次いで、ＬＯＣＯＳ法
によりフィールド酸化膜１５５を形成し、基板表面を分
離することにより、活性層領域を形成する。そして、分
離領域表面に、第１ゲート絶縁膜としてシリコン酸化膜
１３２，１４０をドライ酸化法によって１０ｎｍ形成す
る。酸化温度は９００℃以下になるようにした。さら
に、チャンネル部のしきい値調整のために、シリコン酸
化膜１３２の上からリンをイオン注入し、また、シリコ
ン酸化膜１４０の上からボロンをイオン注入し、ｎウェ
ル１２８，ｐウェル１２９の表面の不純物濃度を目的の
値にする。
ータの作製工程を示す図である。まず、図１８(ａ)に示
すように、ｎ型シリコン基板１２７上にリンイオンを注
入することによりｎウェル１２８を形成し、また、ボロ
ンイオンを注入することによりｐウェル１２９を形成し
て、ツインタブ構造を作製する。次いで、ＬＯＣＯＳ法
によりフィールド酸化膜１５５を形成し、基板表面を分
離することにより、活性層領域を形成する。そして、分
離領域表面に、第１ゲート絶縁膜としてシリコン酸化膜
１３２，１４０をドライ酸化法によって１０ｎｍ形成す
る。酸化温度は９００℃以下になるようにした。さら
に、チャンネル部のしきい値調整のために、シリコン酸
化膜１３２の上からリンをイオン注入し、また、シリコ
ン酸化膜１４０の上からボロンをイオン注入し、ｎウェ
ル１２８，ｐウェル１２９の表面の不純物濃度を目的の
値にする。
【００５９】次いで、図１８(ｂ)に示すように、シリコ
ン酸化膜１３２，１４０上に半導体領域として、それぞ
れ、多結晶シリコン薄膜１３３，１４１をＬＰＣＶＤ
(減圧化学的気層成長)法によって３０ｎｍ成膜し、所定
の形状にパターニングする。多結晶シリコン薄膜の成膜
条件は、例えば、基板温度６３０℃、圧力０．１Ｔｏｒ
ｒ、ＳｉＨ4ガス流量２００ＳＣＣＭとする。その後、
第２のゲート絶縁膜として、それぞれ、シリコン酸化膜
１３４，１４２をＬＰＣＶＤ法によって１０ｎｍ形成す
る。この時の成膜条件は、例えば基板温度８００℃、圧
力０．９Ｔｏｒｒ、ＳｉＨ4ガス流量３０ＳＣＣＭ、Ｎ2
Ｏガス流量１００ＳＣＣＭとする。さらに、多結晶シリ
コン薄膜１３３中の不純物濃度を調整するために、第２
ゲート絶縁膜であるシリコン酸化膜１３４の上から、リ
ンをイオン注入する。同様に、多結晶シリコン薄膜１４
１中の不純物濃度を調整するために、第２ゲート絶縁膜
であるシリコン酸化膜１４２の上からボロンをイオン注
入する。多結晶シリコン薄膜１３３，１４１中の不純物
濃度は、この後形成される第２ゲート電極が、どの程度
効果的に、このｐチャンネル型デバイス，ｎチャンネル
型デバイスのソース・ドレイン電極間を流れるドレイン
電流を制御できるかを決定するので、このイオン注入工
程は重要である。
ン酸化膜１３２，１４０上に半導体領域として、それぞ
れ、多結晶シリコン薄膜１３３，１４１をＬＰＣＶＤ
(減圧化学的気層成長)法によって３０ｎｍ成膜し、所定
の形状にパターニングする。多結晶シリコン薄膜の成膜
条件は、例えば、基板温度６３０℃、圧力０．１Ｔｏｒ
ｒ、ＳｉＨ4ガス流量２００ＳＣＣＭとする。その後、
第２のゲート絶縁膜として、それぞれ、シリコン酸化膜
１３４，１４２をＬＰＣＶＤ法によって１０ｎｍ形成す
る。この時の成膜条件は、例えば基板温度８００℃、圧
力０．９Ｔｏｒｒ、ＳｉＨ4ガス流量３０ＳＣＣＭ、Ｎ2
Ｏガス流量１００ＳＣＣＭとする。さらに、多結晶シリ
コン薄膜１３３中の不純物濃度を調整するために、第２
ゲート絶縁膜であるシリコン酸化膜１３４の上から、リ
ンをイオン注入する。同様に、多結晶シリコン薄膜１４
１中の不純物濃度を調整するために、第２ゲート絶縁膜
であるシリコン酸化膜１４２の上からボロンをイオン注
入する。多結晶シリコン薄膜１３３，１４１中の不純物
濃度は、この後形成される第２ゲート電極が、どの程度
効果的に、このｐチャンネル型デバイス，ｎチャンネル
型デバイスのソース・ドレイン電極間を流れるドレイン
電流を制御できるかを決定するので、このイオン注入工
程は重要である。
【００６０】次に、図１８(ｃ)に示すように、リンをド
ープしたポリシリコン薄膜をＬＰＣＶＤ法によって３０
０ｎｍ成膜し、所定の形状にパターニングして、それぞ
れ、ゲート電極１３５，１４３を形成する。成膜条件
は、例えば基板温度５００℃、圧力０．９Ｔｏｒｒ、Ｓ
ｉ2Ｈ6ガス流量９０ＳＣＣＭ、ＰＨ3ガス流量１０ＳＣ
ＣＭ、Ｎ2ガス流量８００ＳＣＣＭとする。そして、ゲ
ート電極１３５，１４３をパターニングした時にマスク
として用いたレジストパターン１６４を残した状態で、
さらに、ｎチャンネル型デバイスを作製する領域を覆う
ようにレジストパターン１６５でマスクする。そして、
ｐチャンネル型デバイスのソース電極，ドレイン電極，
第２ゲート電極を形成するために、ボロンイオン１６６
を注入する。このイオン注入は、注入エネルギーとドー
ズ量の組み合わせを変えて２回以上行なう。例えば１回
目の注入エネルギーは、３０ｋｅｖ、ドーズ量２Ｅ１５
ｃｍ-2、２回目は各々４５ｋｅｖ、４Ｅ１５ｃｍ-2とす
る。ここでイオン注入を多段に分けて行なうのは、ｐチ
ャンネル型デバイスのソース電極，ドレイン電極，ゲー
ト電極，第２ゲート電極の形成工程を、セルフアライメ
ントプロセスによって一括形成するためである。すなわ
ち、注入エネルギーが低い時には第２ゲート電極となる
領域に不純物が注入され、一方、注入エネルギーが高い
時には、ソース電極あるいはドレイン電極となる領域に
不純物が注入される。３次元方向に拡張した構造をもつ
本デバイスの作製にあたっては、プロセスを簡略にし、
かつ、素子間の性能のばらつきを小さく抑えることが非
常に重要である。上述のように、セルフアライメントプ
ロセスに多段のイオン注入工程を組み込んだこの方法
は、その意味で非常に有効である。
ープしたポリシリコン薄膜をＬＰＣＶＤ法によって３０
０ｎｍ成膜し、所定の形状にパターニングして、それぞ
れ、ゲート電極１３５，１４３を形成する。成膜条件
は、例えば基板温度５００℃、圧力０．９Ｔｏｒｒ、Ｓ
ｉ2Ｈ6ガス流量９０ＳＣＣＭ、ＰＨ3ガス流量１０ＳＣ
ＣＭ、Ｎ2ガス流量８００ＳＣＣＭとする。そして、ゲ
ート電極１３５，１４３をパターニングした時にマスク
として用いたレジストパターン１６４を残した状態で、
さらに、ｎチャンネル型デバイスを作製する領域を覆う
ようにレジストパターン１６５でマスクする。そして、
ｐチャンネル型デバイスのソース電極，ドレイン電極，
第２ゲート電極を形成するために、ボロンイオン１６６
を注入する。このイオン注入は、注入エネルギーとドー
ズ量の組み合わせを変えて２回以上行なう。例えば１回
目の注入エネルギーは、３０ｋｅｖ、ドーズ量２Ｅ１５
ｃｍ-2、２回目は各々４５ｋｅｖ、４Ｅ１５ｃｍ-2とす
る。ここでイオン注入を多段に分けて行なうのは、ｐチ
ャンネル型デバイスのソース電極，ドレイン電極，ゲー
ト電極，第２ゲート電極の形成工程を、セルフアライメ
ントプロセスによって一括形成するためである。すなわ
ち、注入エネルギーが低い時には第２ゲート電極となる
領域に不純物が注入され、一方、注入エネルギーが高い
時には、ソース電極あるいはドレイン電極となる領域に
不純物が注入される。３次元方向に拡張した構造をもつ
本デバイスの作製にあたっては、プロセスを簡略にし、
かつ、素子間の性能のばらつきを小さく抑えることが非
常に重要である。上述のように、セルフアライメントプ
ロセスに多段のイオン注入工程を組み込んだこの方法
は、その意味で非常に有効である。
【００６１】この後、レジストパターン１６４および１
６５を除去し、図１９(ｄ)に示すように、ｐチャンネル
型デバイスを作製する領域を覆うようにレジストパター
ン１６７でマスクする。そして、ｎチャンネル型デバイ
スのソース電極，ドレイン電極，第２ゲート電極を形成
するために、リンイオン１６８を注入する。イオン注入
の条件は、ｐチャンネル型デバイスの場合と同様に、注
入エネルギーとドーズ量の組み合わせを変えて２回以上
行なう。例えば１回目の注入エネルギーは、３０ｋｅ
Ｖ、ドーズ量２Ｅ１５ｃｍ-2、２回目は各々９０ｋｅ
Ｖ、５Ｅ１５ｃｍ-2とする。このようにして、ｎチャン
ネル型デバイスも、ｐチャンネル型デバイスと同様に、
セルフアライメントプロセスによって作製される。
６５を除去し、図１９(ｄ)に示すように、ｐチャンネル
型デバイスを作製する領域を覆うようにレジストパター
ン１６７でマスクする。そして、ｎチャンネル型デバイ
スのソース電極，ドレイン電極，第２ゲート電極を形成
するために、リンイオン１６８を注入する。イオン注入
の条件は、ｐチャンネル型デバイスの場合と同様に、注
入エネルギーとドーズ量の組み合わせを変えて２回以上
行なう。例えば１回目の注入エネルギーは、３０ｋｅ
Ｖ、ドーズ量２Ｅ１５ｃｍ-2、２回目は各々９０ｋｅ
Ｖ、５Ｅ１５ｃｍ-2とする。このようにして、ｎチャン
ネル型デバイスも、ｐチャンネル型デバイスと同様に、
セルフアライメントプロセスによって作製される。
【００６２】引き続いて、イオン注入により導入された
不純物の活性化を行なうと、図１９(ｅ)に示すように、
ｐチャンネル型デバイスＳＣ2のｐ+ソース電極領域１３
０，ｐ+ドレイン電極領域１３１、ｐ+第２ゲート電極１
３６が形成され、また、ｎチャンネル型デバイスＳＣ1
のｎ+ドレイン電極領域１３９、ｎ+ソース電極領域１３
８、ｎ+第２ゲート電極１４４が形成されて、本発明に
よるコンパレータの基本的な構造ができる。この後、層
間絶縁膜の堆積、コンタクトホールの形成、アルミ電極
配線の形成、メタライゼーションの各工程を経て、新構
造をもったｐチャンネル型デバイスとｎチャンネル型デ
バイスとによりコンプリメンタリーに構成されているコ
ンパレータが得られる。
不純物の活性化を行なうと、図１９(ｅ)に示すように、
ｐチャンネル型デバイスＳＣ2のｐ+ソース電極領域１３
０，ｐ+ドレイン電極領域１３１、ｐ+第２ゲート電極１
３６が形成され、また、ｎチャンネル型デバイスＳＣ1
のｎ+ドレイン電極領域１３９、ｎ+ソース電極領域１３
８、ｎ+第２ゲート電極１４４が形成されて、本発明に
よるコンパレータの基本的な構造ができる。この後、層
間絶縁膜の堆積、コンタクトホールの形成、アルミ電極
配線の形成、メタライゼーションの各工程を経て、新構
造をもったｐチャンネル型デバイスとｎチャンネル型デ
バイスとによりコンプリメンタリーに構成されているコ
ンパレータが得られる。
【００６３】このように、本発明のコンパレータの作製
にあたっても、従来のシリコンプロセス技術の範囲内で
十分に対処できる。
にあたっても、従来のシリコンプロセス技術の範囲内で
十分に対処できる。
【００６４】上述の方法によって作製したコンパレータ
を構成しているｎチャンネル型デバイスのドレイン電流
特性は、チャンネル長Ｌを２μｍ、チャンネル幅Ｗを４
μｍ、シリコン基板のチャンネル部分の不純物の型，不
純物濃度をｐ型１Ｅ１７ｃｍ-3、多結晶シリコン薄膜半
導体の不純物の型，不純物濃度をｐ型１Ｅ１６ｃｍ-3、
ゲート電極および第２ゲート電極をｎ+ポリシリコンと
した時に、図８と同様の特性となり、ドレイン飽和電流
値が、第２ゲート電極に印加する電圧Ｖhによって制御
されていることがわかる。
を構成しているｎチャンネル型デバイスのドレイン電流
特性は、チャンネル長Ｌを２μｍ、チャンネル幅Ｗを４
μｍ、シリコン基板のチャンネル部分の不純物の型，不
純物濃度をｐ型１Ｅ１７ｃｍ-3、多結晶シリコン薄膜半
導体の不純物の型，不純物濃度をｐ型１Ｅ１６ｃｍ-3、
ゲート電極および第２ゲート電極をｎ+ポリシリコンと
した時に、図８と同様の特性となり、ドレイン飽和電流
値が、第２ゲート電極に印加する電圧Ｖhによって制御
されていることがわかる。
【００６５】また、図２０には、このような新構造をも
ったｐチャンネル型デバイスとｎチャンネル型デバイス
とによりコンプリメタリーに構成されたコンパレータの
入出力特性の一例が示されている。なお、図２０の例で
は、コンパレータの電源電圧Ｖddが３Ｖとなっている。
また、図２１には、このコンパレータの論理反転電圧Ｖ
invと第２ゲート電極に印加する電圧Ｖhとの関係が示さ
れている。図２０，図２１から第２ゲート電極に印加す
る電圧Ｖhによって、コンパレータの論理反転電圧が制
御可能なことがわかる。
ったｐチャンネル型デバイスとｎチャンネル型デバイス
とによりコンプリメタリーに構成されたコンパレータの
入出力特性の一例が示されている。なお、図２０の例で
は、コンパレータの電源電圧Ｖddが３Ｖとなっている。
また、図２１には、このコンパレータの論理反転電圧Ｖ
invと第２ゲート電極に印加する電圧Ｖhとの関係が示さ
れている。図２０，図２１から第２ゲート電極に印加す
る電圧Ｖhによって、コンパレータの論理反転電圧が制
御可能なことがわかる。
【００６６】さらに、上述したコンパレータを用いて、
Ａ／Ｄコンバータ回路を実現することもできる。本発明
のＡ／Ｄコンバータ回路を説明するに先立って、従来の
Ａ／Ｄコンバータ回路について先ず説明する。近年、Ｖ
ＬＳＩ技術の進歩によるシステムのデジタル化に伴い、
Ａ／Ｄコンバータ(アナログ/デジタル変換器)の高速，
高精度化への要求は、ますます強くなってきている。特
に、デジタルビデオ機器や計測器においては、その性能
がＡ／Ｄコンバータの性能に左右されていると言っても
過言ではない。このような高速のＡ／Ｄ変換に適してい
るのが、フラッシュ(ｆｌａｓｈ：並列)型Ａ／Ｄコンバ
ータである。
Ａ／Ｄコンバータ回路を実現することもできる。本発明
のＡ／Ｄコンバータ回路を説明するに先立って、従来の
Ａ／Ｄコンバータ回路について先ず説明する。近年、Ｖ
ＬＳＩ技術の進歩によるシステムのデジタル化に伴い、
Ａ／Ｄコンバータ(アナログ/デジタル変換器)の高速，
高精度化への要求は、ますます強くなってきている。特
に、デジタルビデオ機器や計測器においては、その性能
がＡ／Ｄコンバータの性能に左右されていると言っても
過言ではない。このような高速のＡ／Ｄ変換に適してい
るのが、フラッシュ(ｆｌａｓｈ：並列)型Ａ／Ｄコンバ
ータである。
【００６７】図２２には、ｎビットのフラッシュ型Ａ／
Ｄコンバータの構成が示されている。図２２を参照する
と、ｎビットのフラッシュ型Ａ／Ｄコンバータでは、２
n−１個のコンパレータ列８４に入力信号電圧が共通に
印加され、各コンパレータには、抵抗列８３により発生
した(分割された)２n−１個の基準電圧が供給されてい
る。各コンパレータには入力端子から入力信号電圧Ｖin
が印加され、この入力信号電圧Ｖinよりも高い基準電圧
のコンパレータの出力はすべて“０”、それより低い基
準電圧のコンパレータの出力はすべて“１”となる。こ
れらのコンパレータの出力(温度計の表示と似ているの
で、サーモメータコードと呼ばれている)は、“０”と
“１”との境目が微分回路８５によって検出され、この
ｎビットの出力は、さらにエンコーダ８６によって２進
ｎビットのデジタル信号に変換され、出力端子Ｄn，Ｄ
n-1，Ｄn-2，…，Ｄ2，Ｄ1からデジタル信号として出力
される。
Ｄコンバータの構成が示されている。図２２を参照する
と、ｎビットのフラッシュ型Ａ／Ｄコンバータでは、２
n−１個のコンパレータ列８４に入力信号電圧が共通に
印加され、各コンパレータには、抵抗列８３により発生
した(分割された)２n−１個の基準電圧が供給されてい
る。各コンパレータには入力端子から入力信号電圧Ｖin
が印加され、この入力信号電圧Ｖinよりも高い基準電圧
のコンパレータの出力はすべて“０”、それより低い基
準電圧のコンパレータの出力はすべて“１”となる。こ
れらのコンパレータの出力(温度計の表示と似ているの
で、サーモメータコードと呼ばれている)は、“０”と
“１”との境目が微分回路８５によって検出され、この
ｎビットの出力は、さらにエンコーダ８６によって２進
ｎビットのデジタル信号に変換され、出力端子Ｄn，Ｄ
n-1，Ｄn-2，…，Ｄ2，Ｄ1からデジタル信号として出力
される。
【００６８】このようなフラッシュ型Ａ／Ｄコンバータ
に用いられるコンパレータは、従来では、ほとんど、バ
イポーラ素子によって構成されていた。図２３には、そ
の一例が示されている(“リニアサーキットデータブッ
ク”，日本テキサス・インスツルメンツ株式会社，8-53
(1989)から引用)。各コンパレータが図２３のような構
成のものとなっている場合、個々のコンパレータは多数
の素子を含んでいるので、従来のフラッシュ型Ａ／Ｄコ
ンバータでは、コンパレータ間の特性のばらつきの幅を
小さく抑えることが、プロセスおよび設計上の理由によ
り、非常に難しかった。
に用いられるコンパレータは、従来では、ほとんど、バ
イポーラ素子によって構成されていた。図２３には、そ
の一例が示されている(“リニアサーキットデータブッ
ク”，日本テキサス・インスツルメンツ株式会社，8-53
(1989)から引用)。各コンパレータが図２３のような構
成のものとなっている場合、個々のコンパレータは多数
の素子を含んでいるので、従来のフラッシュ型Ａ／Ｄコ
ンバータでは、コンパレータ間の特性のばらつきの幅を
小さく抑えることが、プロセスおよび設計上の理由によ
り、非常に難しかった。
【００６９】コンパレータ間の特性のばらつきは、フラ
ッシュ型Ａ／Ｄコンバータを高速，高精度化する上で、
次のような問題を引き起こすことが知られている。すな
わち、コンパレータアレイの出力は、前述したように、
理想的には、下位から“１”が連続し、ある一箇所を境
にそれより上位は“０”が連続するサーモメータコード
であるが、実際には、個々のコンパレータの性能のばら
つきに起因するジッタによって、コードには複数の変化
点が現われてしまうことがある。そして、この誤ったコ
ードをエンコーダによってバイナリコードに変換すると
きに、大きな誤差を生じてしまう(これを、Ａ／Ｄコン
バータのグリッチと呼ぶ)。このため、従来のＡ／Ｄコ
ンバータでは、高周波入力時にエラーの発生が著しく、
実使用限度は、カタログ値よりもかなり低いのが現状で
あった。すなわち、回路規模の増大、そしてジッタや負
荷容量の増大によって、フラッシュ型Ａ／Ｄコンバータ
の高速，高精度化には限界があった。
ッシュ型Ａ／Ｄコンバータを高速，高精度化する上で、
次のような問題を引き起こすことが知られている。すな
わち、コンパレータアレイの出力は、前述したように、
理想的には、下位から“１”が連続し、ある一箇所を境
にそれより上位は“０”が連続するサーモメータコード
であるが、実際には、個々のコンパレータの性能のばら
つきに起因するジッタによって、コードには複数の変化
点が現われてしまうことがある。そして、この誤ったコ
ードをエンコーダによってバイナリコードに変換すると
きに、大きな誤差を生じてしまう(これを、Ａ／Ｄコン
バータのグリッチと呼ぶ)。このため、従来のＡ／Ｄコ
ンバータでは、高周波入力時にエラーの発生が著しく、
実使用限度は、カタログ値よりもかなり低いのが現状で
あった。すなわち、回路規模の増大、そしてジッタや負
荷容量の増大によって、フラッシュ型Ａ／Ｄコンバータ
の高速，高精度化には限界があった。
【００７０】このような点を改善するために、従来、種
々の回路的工夫が、フラッシュ型Ａ／Ｄコンバータに図
られてきた。例えば図２４に示すように、本来、並列型
のＡ／Ｄコンバータでは不要なサンプル＆ホールド回路
(Ｓ／Ｈ−１，Ｓ／Ｈ−２)を設けて、アナログ入力信号
電圧を標本化して保持し、上位と下位のビットに分けて
並列変換を行なう直並列型(Multi-step Flash)Ａ／Ｄコ
ンバータが提案されている（楠，岩田，赤沢：“ＶＬＳ
Ｉのためのアナログ技術”，共立出版，p184(1989）)。
そして、さらには、これらのコンパレータにラッチを付
加しデータを一時的に記憶することにより、直並列型の
各段をパイプライン動作させる縦続型という方法も提案
されている。
々の回路的工夫が、フラッシュ型Ａ／Ｄコンバータに図
られてきた。例えば図２４に示すように、本来、並列型
のＡ／Ｄコンバータでは不要なサンプル＆ホールド回路
(Ｓ／Ｈ−１，Ｓ／Ｈ−２)を設けて、アナログ入力信号
電圧を標本化して保持し、上位と下位のビットに分けて
並列変換を行なう直並列型(Multi-step Flash)Ａ／Ｄコ
ンバータが提案されている（楠，岩田，赤沢：“ＶＬＳ
Ｉのためのアナログ技術”，共立出版，p184(1989）)。
そして、さらには、これらのコンパレータにラッチを付
加しデータを一時的に記憶することにより、直並列型の
各段をパイプライン動作させる縦続型という方法も提案
されている。
【００７１】しかしながら、これらの方式では、回路の
構成を複雑化し、システム設計側の負担を大きくさせる
という新たな問題が生じてしまう。
構成を複雑化し、システム設計側の負担を大きくさせる
という新たな問題が生じてしまう。
【００７２】また、フラッシュ型Ａ／Ｄコンバータ、特
にコンパレータは、上述のように、バイポーラトランジ
スタで構成されている非飽和型理論に基づくアナログ回
路なので、その消費電力は、飽和型理論に基づくデジタ
ル回路、すなわちＣＭＯＳＬＳＩに比べて大きく、チッ
プからの放熱を抑えることは難しい。そのため、Ａ／Ｄ
コンバータとしての性能は、温度によって大きく変動し
てしまう。最近になって、図２５に示すように、バイポ
ーラ素子を使う代わりに、ＭＯＳトランジスタによるチ
ョッパー型コンパレータで構成したＣＭＯＳ・２段階並
列型Ａ／Ｄコンバータも実現されている(松沢：“高速
Ａ／Ｄコンバータの現状と将来動向”，ＩＣＤ91-84，p
p.21-28)。ここで、８７は従来のＣＭＯＳインバータで
ある。しかしながら、既に述べた様に、従来のＣＭＯＳ
インバータを用いる場合、システム設計側の負担を増や
すことは避けられないし、消費電力にしても従来のバイ
ポーラ素子を使ったものに比べて、２分の１以下に低減
する程度にとどまっている。
にコンパレータは、上述のように、バイポーラトランジ
スタで構成されている非飽和型理論に基づくアナログ回
路なので、その消費電力は、飽和型理論に基づくデジタ
ル回路、すなわちＣＭＯＳＬＳＩに比べて大きく、チッ
プからの放熱を抑えることは難しい。そのため、Ａ／Ｄ
コンバータとしての性能は、温度によって大きく変動し
てしまう。最近になって、図２５に示すように、バイポ
ーラ素子を使う代わりに、ＭＯＳトランジスタによるチ
ョッパー型コンパレータで構成したＣＭＯＳ・２段階並
列型Ａ／Ｄコンバータも実現されている(松沢：“高速
Ａ／Ｄコンバータの現状と将来動向”，ＩＣＤ91-84，p
p.21-28)。ここで、８７は従来のＣＭＯＳインバータで
ある。しかしながら、既に述べた様に、従来のＣＭＯＳ
インバータを用いる場合、システム設計側の負担を増や
すことは避けられないし、消費電力にしても従来のバイ
ポーラ素子を使ったものに比べて、２分の１以下に低減
する程度にとどまっている。
【００７３】さらに、集積度に関しても、従来のバイポ
ーラトランジスタで構成されているフラッシュ型Ａ／Ｄ
コンバータはもちろんのこと、最新のＣＭＯＳ・２段階
並列型Ａ／Ｄコンバータでさえも、その回路構成が複雑
であるために、これ以上の高集積化が難しい。
ーラトランジスタで構成されているフラッシュ型Ａ／Ｄ
コンバータはもちろんのこと、最新のＣＭＯＳ・２段階
並列型Ａ／Ｄコンバータでさえも、その回路構成が複雑
であるために、これ以上の高集積化が難しい。
【００７４】以上に述べたように、フラッシュ型Ａ／Ｄ
コンバータの高速，高精度化への様々な改善方法は、ま
だ十分に満足できるものではない。こうした従来の改善
方法に代わって、図１乃至図３，図６，図９の半導体装
置，特に、図１１，図１２に示したようなインバータ回
路を用いて、図１５，図１６，図１７に示したようなコ
ンパレータを構成し、このコンパレータを用いてフラッ
シュ型Ａ／Ｄコンバータ回路を構成することにより、上
述の問題を回避することができる。すなわち、現在の半
導体集積回路技術の中で基幹をなすシリコンのプロセス
およびデバイス技術の範囲内で、高性能な(高速かつ高
精度の)コンパレータおよびそれを応用したフラッシュ
型Ａ／Ｄコンバータ回路を実現することが可能となる。
コンバータの高速，高精度化への様々な改善方法は、ま
だ十分に満足できるものではない。こうした従来の改善
方法に代わって、図１乃至図３，図６，図９の半導体装
置，特に、図１１，図１２に示したようなインバータ回
路を用いて、図１５，図１６，図１７に示したようなコ
ンパレータを構成し、このコンパレータを用いてフラッ
シュ型Ａ／Ｄコンバータ回路を構成することにより、上
述の問題を回避することができる。すなわち、現在の半
導体集積回路技術の中で基幹をなすシリコンのプロセス
およびデバイス技術の範囲内で、高性能な(高速かつ高
精度の)コンパレータおよびそれを応用したフラッシュ
型Ａ／Ｄコンバータ回路を実現することが可能となる。
【００７５】図２６は図１５，図１６，図１７に示した
コンパレータを用いて構成された８ビットフラッシュ型
Ａ／Ｄコンバータの構成図である。図２６において、７
５は抵抗列、７６は本発明による２５５個のコンパレー
タ列、７７はＥＸＯＲ(排他的論理和)列の微分回路、７
８は２進デジタル信号に変換するエンコーダである。ま
た、７９はクロック発生回路である。図２６の８ビット
フラッシュ型Ａ／Ｄコンバータでは、従来のものに比較
して、高速，高精度かつ低消費電力化を図ることが可能
であり、実際、高速，高精度かつ低消費電力化を図れる
ことが確認できた。
コンパレータを用いて構成された８ビットフラッシュ型
Ａ／Ｄコンバータの構成図である。図２６において、７
５は抵抗列、７６は本発明による２５５個のコンパレー
タ列、７７はＥＸＯＲ(排他的論理和)列の微分回路、７
８は２進デジタル信号に変換するエンコーダである。ま
た、７９はクロック発生回路である。図２６の８ビット
フラッシュ型Ａ／Ｄコンバータでは、従来のものに比較
して、高速，高精度かつ低消費電力化を図ることが可能
であり、実際、高速，高精度かつ低消費電力化を図れる
ことが確認できた。
【００７６】このように、本発明によれば、飽和ドレイ
ン電流値制御デバイスを構成する半導体素子を、非常に
単純な新構造を持った４端子デバイスで実現できる。こ
の新構造デバイスは、従来のＭＯＳトランジスタと類似
した導電機構を持ち、互いにコンプリメンタリーな構成
をとることができ、さらには、しきい値制御デバイスと
同様に従来のＣＭＯＳデバイスで構成した回路と比較し
て、素子数を減らすことができる。
ン電流値制御デバイスを構成する半導体素子を、非常に
単純な新構造を持った４端子デバイスで実現できる。こ
の新構造デバイスは、従来のＭＯＳトランジスタと類似
した導電機構を持ち、互いにコンプリメンタリーな構成
をとることができ、さらには、しきい値制御デバイスと
同様に従来のＣＭＯＳデバイスで構成した回路と比較し
て、素子数を減らすことができる。
【００７７】さらに、本発明による新規構造デバイス
は、従来のＭＯＳトランジスタとほとんど変わらないプ
ロセスで作製することができ、かつ、不純物濃度，シリ
コン膜厚，酸化膜膜厚，ゲート長といった、従来と何ら
変わらないプロセス制御技術の範囲内で作製できるの
で、νＭＯＳトランジスタのように寸法精度によってデ
バイスの性能が大きく左右されることもない。従って、
今後さらに微細化が進むシリコン半導体プロセスの中に
あって、この新デバイスは非常に有望なものとなる。
は、従来のＭＯＳトランジスタとほとんど変わらないプ
ロセスで作製することができ、かつ、不純物濃度，シリ
コン膜厚，酸化膜膜厚，ゲート長といった、従来と何ら
変わらないプロセス制御技術の範囲内で作製できるの
で、νＭＯＳトランジスタのように寸法精度によってデ
バイスの性能が大きく左右されることもない。従って、
今後さらに微細化が進むシリコン半導体プロセスの中に
あって、この新デバイスは非常に有望なものとなる。
【００７８】また、本発明による新規構造デバイスは、
３次元方向に構造を拡張して新機能を創り出しているの
で、従来のＭＯＳトランジスタと全く変わらない集積化
が可能である。
３次元方向に構造を拡張して新機能を創り出しているの
で、従来のＭＯＳトランジスタと全く変わらない集積化
が可能である。
【００７９】なお、上述した各例では、半導体装置の基
板としてシリコンウェハを用いたが、これのかわりに、
例えば、ＳＯＩ(Silicon On Insulator)ウェハを用いる
こともできる。図２７は、図６の半導体装置の変形例を
示す図(断面図)である。図２７を参照すると、この半導
体装置は、シリコン基板１１及び絶縁膜４２と、絶縁膜
４２上のシリコン薄膜４１とにより構成され、また、２
つのゲート酸化膜４，６に挾まれた多結晶シリコン薄膜
５が非晶質シリコン薄膜を固相成長によって結晶化した
多結晶シリコン薄膜として形成されたものとなってい
る。上記以外は、図６の半導体装置と全く同じ構成とな
っている。
板としてシリコンウェハを用いたが、これのかわりに、
例えば、ＳＯＩ(Silicon On Insulator)ウェハを用いる
こともできる。図２７は、図６の半導体装置の変形例を
示す図(断面図)である。図２７を参照すると、この半導
体装置は、シリコン基板１１及び絶縁膜４２と、絶縁膜
４２上のシリコン薄膜４１とにより構成され、また、２
つのゲート酸化膜４，６に挾まれた多結晶シリコン薄膜
５が非晶質シリコン薄膜を固相成長によって結晶化した
多結晶シリコン薄膜として形成されたものとなってい
る。上記以外は、図６の半導体装置と全く同じ構成とな
っている。
【００８０】より具体的に、図２７の半導体装置では、
基板にＳＯＩ(Silicon On Insulator)ウェハを用いてお
り、このＳＯＩウェハとしては、膜厚が２μｍの下地酸
化膜層４２と膜厚が１００ｎｍのｐ型高抵抗シリコン層
４１を用いることができる。素子分離は、この高抵抗シ
リコン層４１を島状にパターンニングすることによって
行なうことができる。
基板にＳＯＩ(Silicon On Insulator)ウェハを用いてお
り、このＳＯＩウェハとしては、膜厚が２μｍの下地酸
化膜層４２と膜厚が１００ｎｍのｐ型高抵抗シリコン層
４１を用いることができる。素子分離は、この高抵抗シ
リコン層４１を島状にパターンニングすることによって
行なうことができる。
【００８１】このように、基板として、バルク単結晶シ
リコンの代わりにＳＯＩウェハを使うことによって、デ
バイスや回路の寄生容量を大幅に低減したり、ショート
チャンネル効果を抑制することができる。また、素子分
離工程を簡略化できるので、工程数の削減および高集積
化に適している。特に、寄生容量の減少は、回路の高速
動作を可能にし、かつ消費電力を低減することができる
という点で、回路性能を大幅に向上させることができ
る。
リコンの代わりにＳＯＩウェハを使うことによって、デ
バイスや回路の寄生容量を大幅に低減したり、ショート
チャンネル効果を抑制することができる。また、素子分
離工程を簡略化できるので、工程数の削減および高集積
化に適している。特に、寄生容量の減少は、回路の高速
動作を可能にし、かつ消費電力を低減することができる
という点で、回路性能を大幅に向上させることができ
る。
【００８２】また、多結晶シリコン薄膜５を形成するに
際しての非晶質シリコン薄膜の作製方法としては、基板
温度を低くすることによって非晶質膜を得るＬＰＣＶＤ
法によるもの、あるいは、シリコン薄膜にイオン注入す
ることによって非晶質化するイオン注入法がある。前者
の成膜条件としては例えば、基板温度５００℃、圧力
０．１Ｔｏｒｒ、Ｓｉ2Ｈ6ガス流量２００ＳＣＣＭとす
る。また、後者の注入条件としては例えば、注入エネル
ギー３０ｋｅＶ、ドーズ量１．０Ｅ１７ｃｍ-2とする。
際しての非晶質シリコン薄膜の作製方法としては、基板
温度を低くすることによって非晶質膜を得るＬＰＣＶＤ
法によるもの、あるいは、シリコン薄膜にイオン注入す
ることによって非晶質化するイオン注入法がある。前者
の成膜条件としては例えば、基板温度５００℃、圧力
０．１Ｔｏｒｒ、Ｓｉ2Ｈ6ガス流量２００ＳＣＣＭとす
る。また、後者の注入条件としては例えば、注入エネル
ギー３０ｋｅＶ、ドーズ量１．０Ｅ１７ｃｍ-2とする。
【００８３】このようにして作製した非晶質シリコン薄
膜を、アニール炉中で固相成長させて、多結晶シリコン
薄膜５とする。非晶質シリコン薄膜を固相成長させる時
の条件としては、例えば、基板温度６００℃、Ｎ2ガス
雰囲気、６０時間とする。固相成長によって得られた多
結晶シリコン薄膜５の結晶粒径は、数１００ｎｍから数
μｍとなり、図７に示したような通常の成膜方法で作製
したものが数１０ｎｍであるのと比較してかなり大きく
なる。この結果、第２ゲート電極８に印加する電圧に対
して、多結晶シリコン半導体８の中における空乏層の広
がり方は、従来の方法によって作製された多結晶シリコ
ン薄膜中における空乏層の広がり方に比べて、より敏感
になり、ドレイン電流を第２ゲート電極８によって、よ
り精密にコントロールすることが可能となる。
膜を、アニール炉中で固相成長させて、多結晶シリコン
薄膜５とする。非晶質シリコン薄膜を固相成長させる時
の条件としては、例えば、基板温度６００℃、Ｎ2ガス
雰囲気、６０時間とする。固相成長によって得られた多
結晶シリコン薄膜５の結晶粒径は、数１００ｎｍから数
μｍとなり、図７に示したような通常の成膜方法で作製
したものが数１０ｎｍであるのと比較してかなり大きく
なる。この結果、第２ゲート電極８に印加する電圧に対
して、多結晶シリコン半導体８の中における空乏層の広
がり方は、従来の方法によって作製された多結晶シリコ
ン薄膜中における空乏層の広がり方に比べて、より敏感
になり、ドレイン電流を第２ゲート電極８によって、よ
り精密にコントロールすることが可能となる。
【００８４】このように、半導体基板のＳＯＩ化や、２
つのゲート絶縁膜４，６に挾まれた多結晶シリコン薄膜
８の膜質改善によって、本発明による半導体装置のデバ
イス性能をさらに向上させることができる。
つのゲート絶縁膜４，６に挾まれた多結晶シリコン薄膜
８の膜質改善によって、本発明による半導体装置のデバ
イス性能をさらに向上させることができる。
【００８５】また、図２８は、図２７の半導体装置によ
り構成されたコンパレータの断面図である。この場合、
図１６，図１７のコンパレータとは、基板が絶縁膜上の
シリコン薄膜であるという点で異なっている。これ以外
は、図２８のコンパレータの構造は、図１６，図１７の
コンパレータと全く同じである。
り構成されたコンパレータの断面図である。この場合、
図１６，図１７のコンパレータとは、基板が絶縁膜上の
シリコン薄膜であるという点で異なっている。これ以外
は、図２８のコンパレータの構造は、図１６，図１７の
コンパレータと全く同じである。
【００８６】すなわち、図２８のコンパレータでは、Ｓ
ＯＩ(Silicon On Insulator)ウェハ８０として、ｐ型高
抵抗シリコン層８１の膜厚が１００ｎｍ、下地酸化膜層
８２の膜厚が２μｍのものを使用した。素子分離は、こ
のシリコン層８１を島状にパターニングすることによっ
て完了する。このように、バルク単結晶シリコンの代わ
りにＳＯＩウェハを使うことによって、デバイスや回路
の寄生容量を大幅に低減したり、ショートチャンネル効
果を抑制することができる。また、素子分離工程がシン
プルなので、工程数の削減および高集積化に適してい
る。特に、寄生容量の減少は、回路の高速動作を可能に
し、かつ消費電力を低減することができるという点で、
回路性能の向上に対して大きな寄与をする。
ＯＩ(Silicon On Insulator)ウェハ８０として、ｐ型高
抵抗シリコン層８１の膜厚が１００ｎｍ、下地酸化膜層
８２の膜厚が２μｍのものを使用した。素子分離は、こ
のシリコン層８１を島状にパターニングすることによっ
て完了する。このように、バルク単結晶シリコンの代わ
りにＳＯＩウェハを使うことによって、デバイスや回路
の寄生容量を大幅に低減したり、ショートチャンネル効
果を抑制することができる。また、素子分離工程がシン
プルなので、工程数の削減および高集積化に適してい
る。特に、寄生容量の減少は、回路の高速動作を可能に
し、かつ消費電力を低減することができるという点で、
回路性能の向上に対して大きな寄与をする。
【００８７】このように、半導体基板をＳＯＩ構造にす
ることによって、本発明による新構造デバイスによって
構成されたコンパレータの性能をさらに向上させること
ができる。
ることによって、本発明による新構造デバイスによって
構成されたコンパレータの性能をさらに向上させること
ができる。
【００８８】
【発明の効果】以上に説明したように、請求項１乃至請
求項７記載の発明によれば、半導体基板と、半導体基板
内に形成されたソース電極領域およびドレイン電極領域
と、半導体基板上に設けられた第１のゲート絶縁膜と、
第１のゲート絶縁膜上に設けられた半導体領域と、半導
体領域上に設けられた第２のゲート絶縁膜と、第２のゲ
ート絶縁膜上に設けられたゲート電極とを備え、半導体
領域に接して半導体電極領域を備えており、半導体電極
領域およびゲート電極に印加する電圧を各々独立に変え
ることが可能な構成となっているので、半導体電極領域
に印加する電圧をゲート電極に印加する電圧と独立に変
えることにより、ソース電極領域とドレイン電極領域と
の間の半導体基板表面に流れるドレイン電流の飽和電流
値を制御することが可能となる。
求項７記載の発明によれば、半導体基板と、半導体基板
内に形成されたソース電極領域およびドレイン電極領域
と、半導体基板上に設けられた第１のゲート絶縁膜と、
第１のゲート絶縁膜上に設けられた半導体領域と、半導
体領域上に設けられた第２のゲート絶縁膜と、第２のゲ
ート絶縁膜上に設けられたゲート電極とを備え、半導体
領域に接して半導体電極領域を備えており、半導体電極
領域およびゲート電極に印加する電圧を各々独立に変え
ることが可能な構成となっているので、半導体電極領域
に印加する電圧をゲート電極に印加する電圧と独立に変
えることにより、ソース電極領域とドレイン電極領域と
の間の半導体基板表面に流れるドレイン電流の飽和電流
値を制御することが可能となる。
【００８９】また、請求項８乃至請求項１０記載の発明
によれば、請求項１乃至請求項７のいずれか一項に記載
の半導体装置を用いてインバータ回路を構成しているの
で、このインバータ回路は、論理反転電圧を、前記半導
体装置の半導体電極領域に印加する電圧を変えることに
よって制御することが可能である。
によれば、請求項１乃至請求項７のいずれか一項に記載
の半導体装置を用いてインバータ回路を構成しているの
で、このインバータ回路は、論理反転電圧を、前記半導
体装置の半導体電極領域に印加する電圧を変えることに
よって制御することが可能である。
【００９０】特に、請求項１０記載の発明によれば、イ
ンバータ回路は、半導体装置として、ｎチャンネル型の
半導体装置とｐチャンネル型の半導体装置との互いに導
電型の異なる複数の半導体装置が半導体基板上に形成さ
れ、互いに導電型の異なる複数の半導体装置によりコン
プリメンタリーに構成されているので、動作性能の安定
化および低消費電力化を図ることができ、よりＬＳＩ化
に適した回路を提供することができる。
ンバータ回路は、半導体装置として、ｎチャンネル型の
半導体装置とｐチャンネル型の半導体装置との互いに導
電型の異なる複数の半導体装置が半導体基板上に形成さ
れ、互いに導電型の異なる複数の半導体装置によりコン
プリメンタリーに構成されているので、動作性能の安定
化および低消費電力化を図ることができ、よりＬＳＩ化
に適した回路を提供することができる。
【００９１】また、請求項１１，請求項１２記載の発明
によれば、従来のＭＯＳトランジスタと極めて類似した
導電機構をもち、かつ、飽和ドレイン電流を変えること
ができる４端子素子である、ｐチャンネルおよびｎチャ
ンネルデバイスのコンプリメンタリーな組み合わせによ
ってコンパレータが構成されているので、その構造は従
来のものに比べて、はるかに単純であり、従来のコンパ
レータに比べて高性能のコンパレータを提供することが
できる。
によれば、従来のＭＯＳトランジスタと極めて類似した
導電機構をもち、かつ、飽和ドレイン電流を変えること
ができる４端子素子である、ｐチャンネルおよびｎチャ
ンネルデバイスのコンプリメンタリーな組み合わせによ
ってコンパレータが構成されているので、その構造は従
来のものに比べて、はるかに単純であり、従来のコンパ
レータに比べて高性能のコンパレータを提供することが
できる。
【００９２】また、請求項１３記載の発明によれば、半
導体基板は、絶縁膜上に設けられたシリコン薄膜である
ので、コンパレータの性能をさらに向上させることがで
きる。
導体基板は、絶縁膜上に設けられたシリコン薄膜である
ので、コンパレータの性能をさらに向上させることがで
きる。
【００９３】また、請求項１４記載のＡ／Ｄコンバータ
回路は、請求項１１，請求項１２記載のコンパレータを
備えていることから、高速，高精度に動作し、かつ電力
の消費が少ないフラッシュ型Ａ／Ｄコンバータを、高密
度でＬＳＩ上に作製することが可能となる。
回路は、請求項１１，請求項１２記載のコンパレータを
備えていることから、高速，高精度に動作し、かつ電力
の消費が少ないフラッシュ型Ａ／Ｄコンバータを、高密
度でＬＳＩ上に作製することが可能となる。
【００９４】このように、本発明によれば、従来のシリ
コンプロセスの範囲内で、高性能な飽和ドレイン電流制
御デバイスを実現することができる。
コンプロセスの範囲内で、高性能な飽和ドレイン電流制
御デバイスを実現することができる。
【図１】本発明に係る半導体装置の構成例を示す斜視図
である。
である。
【図２】本発明に係る半導体装置の構成例を示す断面図
である。
である。
【図３】図１，図２の半導体装置の等価回路を示す図で
ある。
ある。
【図４】本発明の半導体装置の動作原理を説明するため
のドレイン電流特性(Ｖhが大きい場合)を示す図であ
る。
のドレイン電流特性(Ｖhが大きい場合)を示す図であ
る。
【図５】本発明の半導体装置の動作原理を説明するため
のドレイン電流特性(Ｖhが小さい場合)を示す図であ
る。
のドレイン電流特性(Ｖhが小さい場合)を示す図であ
る。
【図６】本発明の半導体装置の具体例の構成図である。
【図７】図６に示した半導体装置の作製工程を示す図で
ある。
ある。
【図８】図６の半導体装置のドレイン電流特性を示す図
である。
である。
【図９】図６の半導体装置の等価回路を示す図である。
【図１０】本発明の半導体装置を用いたインバータ回路
を示す図である。
を示す図である。
【図１１】互いにコンプリメンタリ(相補的)なｎチャン
ネル型デバイスおよびｐチャンネル型デバイスで構成さ
れたインバータ回路の構成例を示す図である。
ネル型デバイスおよびｐチャンネル型デバイスで構成さ
れたインバータ回路の構成例を示す図である。
【図１２】図１１のインバータ回路の等価回路を示す図
である。
である。
【図１３】図１１のインバータ回路の入出力特性を示す
図である。
図である。
【図１４】図１１のインバータ回路の論理反転電圧と第
２ゲート電極に印加する電圧との関係を示す図である。
２ゲート電極に印加する電圧との関係を示す図である。
【図１５】本発明の半導体装置によって構成されたコン
パレータを示す図である。
パレータを示す図である。
【図１６】本発明の半導体装置によって構成されたコン
パレータの構成図である。
パレータの構成図である。
【図１７】本発明の半導体装置によって構成されたコン
パレータの構成図である。
パレータの構成図である。
【図１８】本発明によるコンパレータの作製工程を示す
図である。
図である。
【図１９】本発明によるコンパレータの作製工程を示す
図である。
図である。
【図２０】図１６，図１７のコンパレータの入出力特性
を示す図である。
を示す図である。
【図２１】図１６，図１７のコンパレータの論理反転電
圧と第２ゲート電極に印加する電圧との関係を示す図で
ある。
圧と第２ゲート電極に印加する電圧との関係を示す図で
ある。
【図２２】ｎビットのフラッシュ型Ａ／Ｄコンバータの
構成図である。
構成図である。
【図２３】フラッシュ型Ａ／Ｄコンバータに用いられる
従来のコンパレータの構成例を示す図である。
従来のコンパレータの構成例を示す図である。
【図２４】フラッシュ型Ａ／Ｄコンバータの他の構成例
を示す図である。
を示す図である。
【図２５】フラッシュ型Ａ／Ｄコンバータの他の構成例
を示す図である。
を示す図である。
【図２６】本発明のコンパレータを用いて構成されたフ
ラッシュ型Ａ／Ｄコンバータの構成図である。
ラッシュ型Ａ／Ｄコンバータの構成図である。
【図２７】図６の半導体装置の変形例を示す図である。
【図２８】図１６，図１７のコンパレータの変形例を示
す図である。
す図である。
【図２９】従来のνＭＯＳトランジスタの構成図であ
る。
る。
【図３０】図２９のνＭＯＳトランジスタの等価回路を
示す図である。
示す図である。
【図３１】図３０のνＭＯＳトランジスタのドレイン電
流とゲート電圧との関係を示す図である。
流とゲート電圧との関係を示す図である。
【図３２】従来のＣＭＯＳ構成のνＭＯＳインバータの
構成図である。
構成図である。
【図３３】従来のＣＭＯＳ構成のνＭＯＳインバータの
等価回路を示す図である。
等価回路を示す図である。
【図３４】従来のＥＥＰＲＯＭの構成例を示す図であ
る。
る。
【図３５】図３４のＥＥＰＲＯＭの等価回路を示す図で
ある。
ある。
１ 半導体基板 ２ ソース電極領域 ３ ドレイン電極領域 ４ 第１のゲート絶縁膜 ５ 半導体領域 ６ 第２のゲート絶縁膜 ７ ゲート電極 ８ 半導体電極領域 １７ 層間絶縁膜 １８ ソース電極のアルミ電極配線 １９ ドレイン電極のアルミ電極配線 ２０ ゲート電極のアルミ電極配線 ２１ 第２ゲート電極のアルミ電極配
線 ２２，２３，２４，２５ コンタクトホール ２６，２７ フィールド酸化膜 ２９，３２ ボロンイオン ３４ レジスト ３５ リンイオン ４１ ＳＯＩウェハのシリコン層 ４２ ＳＯＩウェハの下地酸化膜層 ８３ 抵抗列 ８４ コンパレータ列 ８５ 微分回路 ８６ エンコーダ ７５ 抵抗列 ７６ コンパレータ列 ７７ 微分回路 ７８ エンコーダ ７９ クロック発生回路 ８０ ＳＯＩウェハ ８１ ｐ型高抵抗シリコン層 １２３ ｐ型シリコン基板 １２４ ｎ型シリコン基板 １０９，１１０ ソース電極領域 １１１，１１２ ドレイン電極領域 １１３，１１４ シリコン酸化膜 １１５，１１６ 多結晶シリコン薄膜 １１７，１１８ シリコン酸化膜 １１９，１２０ ポリシリコン電極 １２１，１２２ ポリシリコン電極 １２７ ｎ型のシリコン基板 １２８ ｎウェル １２９ ｐウェル １３０ ソース １３１ ドレイン電極領域 １３２ シリコン酸化膜 １３３ 多結晶シリコン酸化膜 １３４ シリコン酸化膜 １３５ ｎ+ポリシリコン電極 １３６ ｐ+ポリシリコン電極 １３８ ソース １３９ ドレイン電極領域 １４０ シリコン酸化膜 １４１ 多結晶シリコン酸化膜 １４２ シリコン酸化膜 １４３，１４４ ｎ+型ポリシリコン電極 １５３ アルミ電極配線 １５４ 層間絶縁膜 １５５ フィールド酸化膜
線 ２２，２３，２４，２５ コンタクトホール ２６，２７ フィールド酸化膜 ２９，３２ ボロンイオン ３４ レジスト ３５ リンイオン ４１ ＳＯＩウェハのシリコン層 ４２ ＳＯＩウェハの下地酸化膜層 ８３ 抵抗列 ８４ コンパレータ列 ８５ 微分回路 ８６ エンコーダ ７５ 抵抗列 ７６ コンパレータ列 ７７ 微分回路 ７８ エンコーダ ７９ クロック発生回路 ８０ ＳＯＩウェハ ８１ ｐ型高抵抗シリコン層 １２３ ｐ型シリコン基板 １２４ ｎ型シリコン基板 １０９，１１０ ソース電極領域 １１１，１１２ ドレイン電極領域 １１３，１１４ シリコン酸化膜 １１５，１１６ 多結晶シリコン薄膜 １１７，１１８ シリコン酸化膜 １１９，１２０ ポリシリコン電極 １２１，１２２ ポリシリコン電極 １２７ ｎ型のシリコン基板 １２８ ｎウェル １２９ ｐウェル １３０ ソース １３１ ドレイン電極領域 １３２ シリコン酸化膜 １３３ 多結晶シリコン酸化膜 １３４ シリコン酸化膜 １３５ ｎ+ポリシリコン電極 １３６ ｐ+ポリシリコン電極 １３８ ソース １３９ ドレイン電極領域 １４０ シリコン酸化膜 １４１ 多結晶シリコン酸化膜 １４２ シリコン酸化膜 １４３，１４４ ｎ+型ポリシリコン電極 １５３ アルミ電極配線 １５４ 層間絶縁膜 １５５ フィールド酸化膜
Claims (14)
- 【請求項１】 半導体基板と、前記半導体基板内に形成
されたソース電極領域およびドレイン電極領域と、前記
半導体基板上に設けられた第１のゲート絶縁膜と、前記
第１のゲート絶縁膜上に設けられた半導体領域と、前記
半導体領域上に設けられた第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に設けられたゲート電極とを備
え、前記半導体領域に接して半導体電極領域がさらに設
けられていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記半導体電極領域と前記ゲート電極とには、それぞれ独
立に電圧を印加可能であって、前記半導体電極領域に印
加する電圧と前記ゲート電極に印加する電圧を各々独立
に変えることによって、前記ソース電極領域とドレイン
電極領域との間の前記半導体基板表面に流れるドレイン
電流の飽和電流値を制御可能となっていることを特徴と
する半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記半導体領域に接する半導体電極領域は、前記半導体基
板内に設けられたソース電極領域およびドレイン電極領
域と同一の導電型を有していることを特徴とする半導体
装置。 - 【請求項４】 請求項１記載の半導体装置において、前
記半導体領域に接する半導体電極領域と、前記半導体基
板内に設けられたソース電極領域およびドレイン電極領
域とは、同一のセルフアライメント・プロセスによって
形成されることを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、前
記半導体領域は、多結晶シリコン薄膜であることを特徴
とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、前
記多結晶シリコン薄膜は、非晶質化工程およびそれに続
く固相成長工程を経て結晶化した多結晶シリコン薄膜で
あることを特徴とする半導体装置。 - 【請求項７】 請求項１記載の半導体装置において、前
記半導体基板は、絶縁膜上に設けられたシリコン薄膜で
あることを特徴とする半導体装置。 - 【請求項８】 請求項１乃至請求項７のいずれか一項に
記載の半導体装置を備えていることを特徴とするインバ
ータ回路。 - 【請求項９】 請求項８記載のインバータ回路におい
て、論理反転電圧が、前記半導体装置の半導体電極領域
に印加する電圧を変えることによって制御可能となって
いることを特徴とするインバータ回路。 - 【請求項１０】 請求項８記載のインバータ回路におい
て、前記半導体装置として、ｎチャンネル型の半導体装
置とｐチャンネル型の半導体装置との互いに導電型の異
なる複数の半導体装置が半導体基板上に形成され、互い
に導電型の異なる複数の半導体装置によりコンプリメン
タリーに構成されていることを特徴とするインバータ回
路。 - 【請求項１１】 半導体基板と、前記半導体基板内に形
成されたソース電極領域およびドレイン電極領域と、前
記半導体基板上に設けられた第１のゲート絶縁膜と、前
記第１のゲート絶縁膜上に設けられた半導体領域と、前
記半導体領域上に設けられた第２のゲート絶縁膜と、前
記第２のゲート絶縁膜上に設けられたゲート電極とを備
え、前記半導体領域に接して半導体電極領域がさらに設
けられている半導体装置が用いられ、前記半導体装置と
して、ｎチャンネル型の半導体装置とｐチャンネル型の
半導体装置との互いに導電型の異なる複数の半導体装置
が半導体基板上に形成され、互いに導電型の異なる複数
の半導体装置によりコンプリメンタリーに構成されてい
るインバータ回路を備えていることを特徴とするコンパ
レータ。 - 【請求項１２】 請求項１１記載のコンパレータにおい
て、前記半導体装置の前記ゲート電極に入力信号電圧を
印加し、前記半導体装置の前記半導体領域に接する半導
体電極領域に基準電圧を印加するよう構成されているこ
とを特徴とするコンパレータ。 - 【請求項１３】 請求項１１記載のコンパレータにおい
て、前記半導体基板は、絶縁膜上に設けられたシリコン
薄膜であることを特徴とするコンパレータ。 - 【請求項１４】 請求項１１または請求項１２記載のコ
ンパレータを備えていることを特徴とするＡ／Ｄコンバ
ータ回路。
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1995
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1996
- 1996-07-23 US US08/685,203 patent/US5998842A/en not_active Expired - Lifetime
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