JP3156307B2 - 一電子トンネルトランジスタ及びその集積回路 - Google Patents
一電子トンネルトランジスタ及びその集積回路Info
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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Description
【０００１】
【産業上の利用分野】本発明は、一電子トンネル現象、
特にp-n接合における価電子帯と伝導帯間のバンド間一
電子トンネル現象を利用した一電子トンネルトランジス
タ及び集積回路に関する。
特にp-n接合における価電子帯と伝導帯間のバンド間一
電子トンネル現象を利用した一電子トンネルトランジス
タ及び集積回路に関する。
【０００２】
【従来の技術】例えば、日本物理学会誌1991年46号、頁
352-359、電子情報通信学会技術報告1990年11月号頁1-
8、に指摘されているように、MOS装置のサイズが、４分
の１ミクロンのチャンネル長さの領域に達する頃には、
従来のVLSI集積技術テクノロジーはそれ以上の微細化を
妨げられるであろう。集積回路の多くの前進は、微細化
の絶え間ない進歩に基づいていた故に、近い将来この障
害は大きな問題となる。このような課題を解決するた
め、量子効果を利用した素子の提案が盛んに行なわれて
いる。量子効果を利用した素子には多くの種類がある
が、最も一般的なものは、電子の波動性を利用した電子
波干渉素子である。電子波干渉素子とは、量子力学的な
電子波を干渉させ、電子波を強めたり、弱めたりするこ
とによりスイッチング動作を行なう素子である。しか
し、従来技術である電子波干渉素子には、幾つかの問題
点がある。フジクストゥデイ1989年10月号、頁119-121
(Physics Today, October(1989), pp119-121)では、電
子波干渉素子の特性が素子構造の微小な変化によって大
きく変化することを指摘し、電子波干渉素子を集積回路
に応用することが困難であるとの見方をしている。ま
た、日本物理学会誌1991年46号、頁352-359では、電子
波干渉素子のオン及びオフ時のコンダクタンスの比が従
来のMOS装置と比較し数桁も小さいことを指摘し、電子
波干渉素子を集積回路に応用することが困難であるとの
見方をしている。
352-359、電子情報通信学会技術報告1990年11月号頁1-
8、に指摘されているように、MOS装置のサイズが、４分
の１ミクロンのチャンネル長さの領域に達する頃には、
従来のVLSI集積技術テクノロジーはそれ以上の微細化を
妨げられるであろう。集積回路の多くの前進は、微細化
の絶え間ない進歩に基づいていた故に、近い将来この障
害は大きな問題となる。このような課題を解決するた
め、量子効果を利用した素子の提案が盛んに行なわれて
いる。量子効果を利用した素子には多くの種類がある
が、最も一般的なものは、電子の波動性を利用した電子
波干渉素子である。電子波干渉素子とは、量子力学的な
電子波を干渉させ、電子波を強めたり、弱めたりするこ
とによりスイッチング動作を行なう素子である。しか
し、従来技術である電子波干渉素子には、幾つかの問題
点がある。フジクストゥデイ1989年10月号、頁119-121
(Physics Today, October(1989), pp119-121)では、電
子波干渉素子の特性が素子構造の微小な変化によって大
きく変化することを指摘し、電子波干渉素子を集積回路
に応用することが困難であるとの見方をしている。ま
た、日本物理学会誌1991年46号、頁352-359では、電子
波干渉素子のオン及びオフ時のコンダクタンスの比が従
来のMOS装置と比較し数桁も小さいことを指摘し、電子
波干渉素子を集積回路に応用することが困難であるとの
見方をしている。
【０００３】そこで、上記電子波干渉素子の課題を解決
するため、電子の粒子性を利用した一電子トンネルトラ
ンジスタか提案されている。例えば、IEEEトランザクシ
ョンオンマグネティクス、第23巻(1987年)、頁1142-114
5 (IEEE, Trans. Magnetics, MAG-23(1987), pp1142-11
45)、またパリティ1990年10月号、頁22-28に示されてい
るように、一電子トンネルトランジスタとは、その静電
容量がフェムトファラッド程度の微小キャパシタをその
基本構成要素とし、微小キャパシタ特有のクーロンブロ
ケイドと呼ばれる量子現象を利用している。一電子トン
ネルトランジスタを構成する微小キャパシタは、絶縁膜
を二つの伝導性物質で挟んだ構造をなす。さらに、絶縁
膜は電子の伝導性物質間トンネルを可能とするよう薄膜
化されている。このような微小キャパシタにおいて、T<
e2/(2Ck)の温度範囲で且つ、微小キャパシタ間の電位差
が-e/(2C)<V<e/(2C)の範囲内で、電子の伝導性物質間ト
ンネルが禁止される現象をクーロンブロケイドと呼ぶ。
ここで、Tは温度、Vは微小キャパシタ間の電位差、eは
一電子の電化量、Cは微小キャパシタの静電容量、kはボ
ルツマン定数である。従って、キャパシタの低面積化に
より微小キャパシタの静電容量を小さくしていけば、ク
ーロンブロケイドをより高温で且つより高いキャパシタ
間電圧で実現することが出来る。微小キャパシタ間の電
位差がクーロンブロケイドの条件を越える、つまりクー
ロンブロケイドが解除されると、伝導性物質間一電子ト
ンネルが起こる。これら微小キャパシタを基本構成要素
として形成された一電子トンネルトランジスタでは、ゲ
ート電圧オフ時にはクーロンブロケイドによりソース、
ドレイン間には電流が流れず、ゲート電圧オン時にはク
ーロンブロケイドが解除され、ソース、ドレイン間に電
流が流れる。一電子トンネルトランジスタは電子波干渉
素子と比較しオン及びオフ時のコンダクタンスの比が大
きく、更に素子の特性が構造の微小な変化に大きな影響
をうけない。
するため、電子の粒子性を利用した一電子トンネルトラ
ンジスタか提案されている。例えば、IEEEトランザクシ
ョンオンマグネティクス、第23巻(1987年)、頁1142-114
5 (IEEE, Trans. Magnetics, MAG-23(1987), pp1142-11
45)、またパリティ1990年10月号、頁22-28に示されてい
るように、一電子トンネルトランジスタとは、その静電
容量がフェムトファラッド程度の微小キャパシタをその
基本構成要素とし、微小キャパシタ特有のクーロンブロ
ケイドと呼ばれる量子現象を利用している。一電子トン
ネルトランジスタを構成する微小キャパシタは、絶縁膜
を二つの伝導性物質で挟んだ構造をなす。さらに、絶縁
膜は電子の伝導性物質間トンネルを可能とするよう薄膜
化されている。このような微小キャパシタにおいて、T<
e2/(2Ck)の温度範囲で且つ、微小キャパシタ間の電位差
が-e/(2C)<V<e/(2C)の範囲内で、電子の伝導性物質間ト
ンネルが禁止される現象をクーロンブロケイドと呼ぶ。
ここで、Tは温度、Vは微小キャパシタ間の電位差、eは
一電子の電化量、Cは微小キャパシタの静電容量、kはボ
ルツマン定数である。従って、キャパシタの低面積化に
より微小キャパシタの静電容量を小さくしていけば、ク
ーロンブロケイドをより高温で且つより高いキャパシタ
間電圧で実現することが出来る。微小キャパシタ間の電
位差がクーロンブロケイドの条件を越える、つまりクー
ロンブロケイドが解除されると、伝導性物質間一電子ト
ンネルが起こる。これら微小キャパシタを基本構成要素
として形成された一電子トンネルトランジスタでは、ゲ
ート電圧オフ時にはクーロンブロケイドによりソース、
ドレイン間には電流が流れず、ゲート電圧オン時にはク
ーロンブロケイドが解除され、ソース、ドレイン間に電
流が流れる。一電子トンネルトランジスタは電子波干渉
素子と比較しオン及びオフ時のコンダクタンスの比が大
きく、更に素子の特性が構造の微小な変化に大きな影響
をうけない。
【０００４】
【発明が解決しようとする課題】従来一電子トンネルト
ランジスタでは、ゲート電圧がオンするごとに絶縁膜中
を電子が通過する。一般的に、絶縁膜中を電子が通過す
ると、絶縁膜は劣化する。よって、従来一電子トンネル
トランジスタでは、ゲート電圧がオンするごとに絶縁膜
中を電子が通過するため絶縁膜の劣化が進み、素子の信
頼性が著しく損われていくという問題点が生じる。ま
た、絶縁膜を二つの伝導性物質で挟むことにより微小キ
ャパシタを形成するため、製造工程が非常に複雑になっ
てしまう。よって、集積回路を構成する場合、製造工程
上多くの問題点が生じるものと考えられる。
ランジスタでは、ゲート電圧がオンするごとに絶縁膜中
を電子が通過する。一般的に、絶縁膜中を電子が通過す
ると、絶縁膜は劣化する。よって、従来一電子トンネル
トランジスタでは、ゲート電圧がオンするごとに絶縁膜
中を電子が通過するため絶縁膜の劣化が進み、素子の信
頼性が著しく損われていくという問題点が生じる。ま
た、絶縁膜を二つの伝導性物質で挟むことにより微小キ
ャパシタを形成するため、製造工程が非常に複雑になっ
てしまう。よって、集積回路を構成する場合、製造工程
上多くの問題点が生じるものと考えられる。
【０００５】つまり、従来一電子トンネルトランジスタ
は、電子の通り道である微小キャパシタ部に絶縁膜を使
用しているため、素子の寿命が短くなり且つ信頼性も低
くなる。また、絶縁膜の存在により製造工程の複雑化が
もたらされ、集積回路を構成することが困難となる。
は、電子の通り道である微小キャパシタ部に絶縁膜を使
用しているため、素子の寿命が短くなり且つ信頼性も低
くなる。また、絶縁膜の存在により製造工程の複雑化が
もたらされ、集積回路を構成することが困難となる。
【０００６】従って、本発明の目的は絶縁膜を含まない
微小キャパシタを一電子トンネルトランジスタの基本構
成要素とすることにより、絶縁膜の劣化が回避され素子
の信頼性が向上するだけではなく、膜数を一つ減らすこ
とにより製造工程がより簡易化された一電子トンネルト
ランジスタを提供することにある。本発明の他の目的
は、上記発明による一電子トンネルトランジスタを用い
た、高集積化に適した集積回路を提供することにある。
微小キャパシタを一電子トンネルトランジスタの基本構
成要素とすることにより、絶縁膜の劣化が回避され素子
の信頼性が向上するだけではなく、膜数を一つ減らすこ
とにより製造工程がより簡易化された一電子トンネルト
ランジスタを提供することにある。本発明の他の目的
は、上記発明による一電子トンネルトランジスタを用い
た、高集積化に適した集積回路を提供することにある。
【０００７】
【課題を解決するための手段】一電子バンド間トンネル
現象を起こすp-n接合微小キャパシタを従来微小キャパ
シタの代わりに一電子トンネルトランジスタの基本構成
要素とする。p-n接合は、指定された動作温度に於て、
フェルミレベルが価電子帯と重なる程度に不純物を導入
したp型半導体とフェルミレベルが伝導帯と重なる程度
に不純物を導入したn型半導体を接合することにより形
成される。また、p-n接合は指定された動作温度に於てp
型半導体の価電子帯からn型半導体の伝導帯への電子の
バンド間トンネルもしくはその逆方向の電子のバンド間
トンネルを可能とする程度の空乏層幅を有する。例え
ば、シリコンを基板として用いた場合、トンネル可能な
空乏層幅は、150オングストローム以下となる。さら
に、p-n接合は指定された動作温度、指定された微小キ
ャパシタ間電圧に於て、クーロンブロケイドによりp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルが禁止される程度の接合面積を有する。空乏層幅
の値よりp-n接合容量を簡単に見積ることが出来、さら
にクーロンブロケイドの条件及びトランジスタの動作温
度及び電圧より、必要とされるp-n接合面積は決定され
る。クーロンブロケイドの条件は、自由エネルギーの増
減解析をもとに、一般的に導かれている。
現象を起こすp-n接合微小キャパシタを従来微小キャパ
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要素とする。p-n接合は、指定された動作温度に於て、
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したp型半導体とフェルミレベルが伝導帯と重なる程度
に不純物を導入したn型半導体を接合することにより形
成される。また、p-n接合は指定された動作温度に於てp
型半導体の価電子帯からn型半導体の伝導帯への電子の
バンド間トンネルもしくはその逆方向の電子のバンド間
トンネルを可能とする程度の空乏層幅を有する。例え
ば、シリコンを基板として用いた場合、トンネル可能な
空乏層幅は、150オングストローム以下となる。さら
に、p-n接合は指定された動作温度、指定された微小キ
ャパシタ間電圧に於て、クーロンブロケイドによりp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルが禁止される程度の接合面積を有する。空乏層幅
の値よりp-n接合容量を簡単に見積ることが出来、さら
にクーロンブロケイドの条件及びトランジスタの動作温
度及び電圧より、必要とされるp-n接合面積は決定され
る。クーロンブロケイドの条件は、自由エネルギーの増
減解析をもとに、一般的に導かれている。
【０００８】
【作用】上記p-n接合微小キャパシタを用いることによ
り、従来微小キャパシタで用いられていた絶縁膜を微小
キャパシタから取り除くことが出来る。従来微小キャパ
シタでは、電子は絶縁膜を挟む伝導性物質間をトンネル
していたが、本発明に従うと、電子はp型半導体の価電
子帯からn型半導体の伝導帯へ、空乏層内をバンド間ト
ンネルする。従って、従来技術の問題点であった絶縁膜
の劣化の問題を克服できる。さらに、p-n接合では、そ
の接合界面にキャパシタが自然発生的にでき、キャパシ
タ幅はp型半導体及びn型半導体の不純物濃度により制御
できる。従って、従来技術の問題点であった絶縁薄膜形
成に伴う製造工程の複雑化を克服できる。以上、一電子
バンド間トンネル素子を用いることにより、絶縁膜の劣
化が回避され素子の信頼性が向上するだけではなく、絶
縁膜の数を一つ減らすことにより製造工程がより簡易化
された一電子トンネルトランジスタを提供できる。ま
た、本発明による一電子バンド間トンネルトランジスタ
は従来素子と比較し素子サイズを小さくできるため、高
集積化されたSRAMやゲートアレイ等の集積回路を提供で
きる。
り、従来微小キャパシタで用いられていた絶縁膜を微小
キャパシタから取り除くことが出来る。従来微小キャパ
シタでは、電子は絶縁膜を挟む伝導性物質間をトンネル
していたが、本発明に従うと、電子はp型半導体の価電
子帯からn型半導体の伝導帯へ、空乏層内をバンド間ト
ンネルする。従って、従来技術の問題点であった絶縁膜
の劣化の問題を克服できる。さらに、p-n接合では、そ
の接合界面にキャパシタが自然発生的にでき、キャパシ
タ幅はp型半導体及びn型半導体の不純物濃度により制御
できる。従って、従来技術の問題点であった絶縁薄膜形
成に伴う製造工程の複雑化を克服できる。以上、一電子
バンド間トンネル素子を用いることにより、絶縁膜の劣
化が回避され素子の信頼性が向上するだけではなく、絶
縁膜の数を一つ減らすことにより製造工程がより簡易化
された一電子トンネルトランジスタを提供できる。ま
た、本発明による一電子バンド間トンネルトランジスタ
は従来素子と比較し素子サイズを小さくできるため、高
集積化されたSRAMやゲートアレイ等の集積回路を提供で
きる。
【０００９】
【実施例】本発明のトランジスタの動作原理である一電
子トンネル現象を説明するため、簡単化されたサンプル
実施例を図２３から図２７に示す。図２３は、一電子ト
ンネル現象を起こす微小キャパシタの概念図である。微
小キャパシタは、絶縁膜を二つの伝導性物質で挟んだ構
造をなす。また、絶縁膜は電子の伝導性物質間トンネル
を可能とする程度に薄膜化されている。微小キャパシタ
面積は、その静電容量がフェムトファラッド程度になる
よう微細化されている。また、この微小キャパシタは、
定電流源と接続されているものとする。静電容量がフェ
ムトファラッド程度の微小キャパシタに、定電流源を用
いて一定電流を注入する場合、クーロンブロケイドと呼
ばれる現象が起こる。クーロンブロケイドとは、ある伝
導性物質間電圧の範囲で電子の伝導性物質間トンネルが
禁止される現象である。図２４に、クーロンブロケイド
の簡単な原理図を示す。図２４は、
子トンネル現象を説明するため、簡単化されたサンプル
実施例を図２３から図２７に示す。図２３は、一電子ト
ンネル現象を起こす微小キャパシタの概念図である。微
小キャパシタは、絶縁膜を二つの伝導性物質で挟んだ構
造をなす。また、絶縁膜は電子の伝導性物質間トンネル
を可能とする程度に薄膜化されている。微小キャパシタ
面積は、その静電容量がフェムトファラッド程度になる
よう微細化されている。また、この微小キャパシタは、
定電流源と接続されているものとする。静電容量がフェ
ムトファラッド程度の微小キャパシタに、定電流源を用
いて一定電流を注入する場合、クーロンブロケイドと呼
ばれる現象が起こる。クーロンブロケイドとは、ある伝
導性物質間電圧の範囲で電子の伝導性物質間トンネルが
禁止される現象である。図２４に、クーロンブロケイド
の簡単な原理図を示す。図２４は、
【００１０】
【数１】
【００１１】の温度範囲で且つ、伝導性物質間の電位差
が
が
【００１２】
【数２】
【００１３】の条件下で、電子の伝導性物質間トンネル
が、禁止される様子を表わしている。ここで、Tは温
度、Vは微小キャパシタ間の電位差、eは一電子の電化
量、Cは微小キャパシタの静電容量、kはボルツマン定数
である。これら二つの条件式で与えられる条件をクーロ
ンブロケイドの条件と呼ぶ。よって、キャパシタの低面
積化により微小キャパシタの静電容量を小さくしていけ
ば、クーロンブロケイドをより高温で且つより高いキャ
パシタ間電圧で実現することが出来ることがクーロンブ
ロケイドの条件より理解できる。微小キャパシタ間の電
位差がクーロンブロケイドの条件を越える、つまりクー
ロンブロケイドが解除されると、伝導性物質間を一つの
電子がトンネルする。これを一電子トンネルトンネル現
象と呼ぶ。よって、図２３に示した回路は、この一電子
トンネルトンネル現象特有の回路特性を示す。図２５
は、図２３に示す回路の電極間電位及び電極間トンネル
電流の時間変化を示したものである。-e/(2C)<V<e/(2C)
の条件下では、クーロンブロケイドにより電子の電極間
トンネルは禁止されている。従って、定電流源によって
電極に注入される電化量は、そのまま伝導性物質間に蓄
積される。つまり時間と共に伝導性物質間の蓄積電化量
及び電極間電位差は増加していく。しかし、電流源によ
って電極に注入される電化量が、数２の条件を越えると
クーロンブロケイドが解除され一電子電流が流れる。一
電子電流が流れると、電極間電位は反転する。よって、
図２３に示す回路における電極間電位は、図２５に示す
ように振動することになる。この現象を一般的に一電子
トンネル振動と呼ぶ。次に、図２６を用いて、微小キャ
パシタを直列に多数並べた回路の動作について説明す
る。図２６の回路は、図２３の回路とは異なり、定電圧
源に接続されているものとする。図２６に示した回路で
は、微小キャパシタを多数直列に接続したこと及び定電
圧源に接続されていることにより、図２３の回路とはま
ったく異なった形でクーロンブロケイドの影響が回路特
性に現われる。図２７に、図２６で示した回路の電流電
圧特性を示している。図２６に示した回路では、クーロ
上、一電子トンネル現象及び従来の一電子トンネルトラ
ンジスタについて説明した。しかし、従来一電子トンネ
ルトランジスタでは、ゲート電圧がオンするごとに絶縁
膜中を電子が通過する。一般的に、絶縁膜中を電子が通
過すると、絶縁膜は劣化する。よって、従来一電子トン
ネルトランジスタでは、ゲート電圧がオンするごとに絶
縁膜の劣化が進み、素子の信頼性が著しく損われていく
という問題点が生じる。また、非常に薄い絶縁膜を二つ
の伝導性物質で挟むことにより微小キャパシタを形成す
るため、製造工程が複雑になってしまう。よって、集積
回路を構成する場合、製造工程上多くの問題点が生じ
る。
が、禁止される様子を表わしている。ここで、Tは温
度、Vは微小キャパシタ間の電位差、eは一電子の電化
量、Cは微小キャパシタの静電容量、kはボルツマン定数
である。これら二つの条件式で与えられる条件をクーロ
ンブロケイドの条件と呼ぶ。よって、キャパシタの低面
積化により微小キャパシタの静電容量を小さくしていけ
ば、クーロンブロケイドをより高温で且つより高いキャ
パシタ間電圧で実現することが出来ることがクーロンブ
ロケイドの条件より理解できる。微小キャパシタ間の電
位差がクーロンブロケイドの条件を越える、つまりクー
ロンブロケイドが解除されると、伝導性物質間を一つの
電子がトンネルする。これを一電子トンネルトンネル現
象と呼ぶ。よって、図２３に示した回路は、この一電子
トンネルトンネル現象特有の回路特性を示す。図２５
は、図２３に示す回路の電極間電位及び電極間トンネル
電流の時間変化を示したものである。-e/(2C)<V<e/(2C)
の条件下では、クーロンブロケイドにより電子の電極間
トンネルは禁止されている。従って、定電流源によって
電極に注入される電化量は、そのまま伝導性物質間に蓄
積される。つまり時間と共に伝導性物質間の蓄積電化量
及び電極間電位差は増加していく。しかし、電流源によ
って電極に注入される電化量が、数２の条件を越えると
クーロンブロケイドが解除され一電子電流が流れる。一
電子電流が流れると、電極間電位は反転する。よって、
図２３に示す回路における電極間電位は、図２５に示す
ように振動することになる。この現象を一般的に一電子
トンネル振動と呼ぶ。次に、図２６を用いて、微小キャ
パシタを直列に多数並べた回路の動作について説明す
る。図２６の回路は、図２３の回路とは異なり、定電圧
源に接続されているものとする。図２６に示した回路で
は、微小キャパシタを多数直列に接続したこと及び定電
圧源に接続されていることにより、図２３の回路とはま
ったく異なった形でクーロンブロケイドの影響が回路特
性に現われる。図２７に、図２６で示した回路の電流電
圧特性を示している。図２６に示した回路では、クーロ
上、一電子トンネル現象及び従来の一電子トンネルトラ
ンジスタについて説明した。しかし、従来一電子トンネ
ルトランジスタでは、ゲート電圧がオンするごとに絶縁
膜中を電子が通過する。一般的に、絶縁膜中を電子が通
過すると、絶縁膜は劣化する。よって、従来一電子トン
ネルトランジスタでは、ゲート電圧がオンするごとに絶
縁膜の劣化が進み、素子の信頼性が著しく損われていく
という問題点が生じる。また、非常に薄い絶縁膜を二つ
の伝導性物質で挟むことにより微小キャパシタを形成す
るため、製造工程が複雑になってしまう。よって、集積
回路を構成する場合、製造工程上多くの問題点が生じ
る。
【００１４】次に、本発明による絶縁膜を使用しない一
電子トンネルトランジスタの基本構成要素である微小キ
ャパシタの一実施例を図３０及び図３１を用いて説明す
る。図３０は、本発明の一実施例であるp-n接合型一電
子バンド間トンネルキャパシタの概念図である。p-n接
合においては、接合面積はキャパシタ面積、空乏層7幅
はキャパシタ間隔に対応する。図３０に示すp-n接合
は、指定された動作温度に於て、フェルミレベル10が価
電子帯12と重なる程度に不純物を導入したp型半導体1と
フェルミレベル10が伝導帯11と重なる程度に不純物を導
入したn型半導体2を接合することにより形成される。ま
た、p-n接合は指定された動作温度に於てp型半導体1の
価電子帯12からn型半導体2の伝導帯11への電子のバンド
間トンネルもしくはその逆方向の電子のバンド間トンネ
ルを可能とする程度の空乏層7幅を有する。例えば、シ
リコンを基板として用いた場合、トンネル可能な空乏層
幅は、150オングストローム以下となる。さらに、p-n接
合は指定された動作温度、指定された微小キャパシタ間
電圧に於て、クーロンブロケイドによりp型半導体1の価
電子帯12からn型半導体2の伝導帯11への電子のバンド間
トンネルもしくはその逆方向の電子のバンド間トンネル
が禁止される程度の接合面積を有する。ここで、指定さ
れた温度でクーロンブロケイドが起こる条件とは数１の
関係式であり、指定された微小キャパシタ間電圧に於て
クーロンブロケイドが起こる条件とは数２の関係式であ
る。また、クーロンブロケイドの条件、p-n接合容量及
びトランジスタの動作温度及び電圧より、必要とされる
p-n接合面積を計算することができる。以下、p-n接合面
積に関する具体的な計算例を示す。p-n接合が階段接合
しているものと仮定できる場合、p-n接合の接合容量
は、
電子トンネルトランジスタの基本構成要素である微小キ
ャパシタの一実施例を図３０及び図３１を用いて説明す
る。図３０は、本発明の一実施例であるp-n接合型一電
子バンド間トンネルキャパシタの概念図である。p-n接
合においては、接合面積はキャパシタ面積、空乏層7幅
はキャパシタ間隔に対応する。図３０に示すp-n接合
は、指定された動作温度に於て、フェルミレベル10が価
電子帯12と重なる程度に不純物を導入したp型半導体1と
フェルミレベル10が伝導帯11と重なる程度に不純物を導
入したn型半導体2を接合することにより形成される。ま
た、p-n接合は指定された動作温度に於てp型半導体1の
価電子帯12からn型半導体2の伝導帯11への電子のバンド
間トンネルもしくはその逆方向の電子のバンド間トンネ
ルを可能とする程度の空乏層7幅を有する。例えば、シ
リコンを基板として用いた場合、トンネル可能な空乏層
幅は、150オングストローム以下となる。さらに、p-n接
合は指定された動作温度、指定された微小キャパシタ間
電圧に於て、クーロンブロケイドによりp型半導体1の価
電子帯12からn型半導体2の伝導帯11への電子のバンド間
トンネルもしくはその逆方向の電子のバンド間トンネル
が禁止される程度の接合面積を有する。ここで、指定さ
れた温度でクーロンブロケイドが起こる条件とは数１の
関係式であり、指定された微小キャパシタ間電圧に於て
クーロンブロケイドが起こる条件とは数２の関係式であ
る。また、クーロンブロケイドの条件、p-n接合容量及
びトランジスタの動作温度及び電圧より、必要とされる
p-n接合面積を計算することができる。以下、p-n接合面
積に関する具体的な計算例を示す。p-n接合が階段接合
しているものと仮定できる場合、p-n接合の接合容量
は、
【００１５】
【数３】
【００１６】
【数４】
【００１７】で与えられる。ここで、εは半導体の誘電
率、Sは接合面積、dは空乏層幅、Npはp型不純物の濃
度、Nnはn型不純物の濃度、Vtは真空準位より計測したp
型半導体１及びｎ型半導体2のフェルミ準位の差であ
る。例えば、シリコン半導体の場合、εは1.04×10-12F
/cm、Vtは1.11V程度である。数４は空乏層幅の計算式の
一実施例であり、空乏層幅の計算式はn型不純物及びp型
不純物の分布の仕方により異なる。p型半導体1及びn型
半導体2ともに、1.0×1019cm-3程度の濃度であるとする
と、上記シリコンの場合のパラメータ値を用いた場合、
数４よりdは10nm程度であることが分かる。この空乏層
幅は、不純物濃度を変更することにより制御できる。シ
リコンを用いた場合、トンネル可能な空乏層幅は、150
オングストローム以下である。よって、前記空乏層幅に
おいては、p型半導体1の価電子帯12からn型半導体2の伝
導帯11への電子のバンド間トンネルもしくはその逆方向
の電子のバンド間トンネルが可能となる。次に、上記不
純物ドープ条件のp-n接合を基本構成要素としたバンド
間一電子トンネルトランジスタを温度4K、オンオフのし
きい値電圧0.1mVで動作させる場合に必要とされる接合
面積を数１及び数２を用いて計算する。計算結果より上
記条件下でバンド間一電子トンネルトランジスタを動作
させるためには、接合面積(0.1μm)2 のp-n接合が必要
とされることがわかる。現在の微細加工技術を用いれ
ば、線幅0.1μm の加工が可能であり、面積(0.1μm)2
の接合は加工可能な範囲である。よって空乏層幅10nm、
接合面積(0.1μm)2 のp-n接合をバンド間一電子トンネ
ルトランジスタの基本構成要素とした場合、素子の動作
温度は4K、オンオフのしきい値電圧は0.1mVとなり、素
子としての応用が十分可能な動作温度及び動作電圧が得
られる。図３１は、バンド間一電子トンネルの動作原理
を示している。電子は、p型半導体1の価電子帯12からn
型半導体2の伝導帯11へ、もしくはn型半導体2の伝導帯1
1からp型半導体1の価電子帯12へバンド間トンネルす
る。図３１中空乏層7部は、図２４の絶縁体部に相当す
る。空乏層7部の静電容量は、数３及び数４で与えられ
る。また、１mV程度の動作電位では空乏層7幅は、殆ど
変化しない。この接合型トンネルキャパシタを利用する
ことにより、図２８に示した一電子トンネルトランジス
タと類似の一電子バンド間トンネル接合トランジスタを
構成することができる。図３２に、バンド間一電子トン
ネルトランジスタの一実施例を示す。本発明によるバン
ド間一電子トンネルトランジスタは、従来の横型バイポ
ーラの構造をなすが、クーロンブロケイドの条件より要
請されるところの微小接合面積及び不純物濃度を有する
事を特徴としている。バンド間一電子トンネルトランジ
スタは、基本的にはn型半導体2をp型半導体1で挟んだ、
もしくはp型半導体1をn型半導体2で挟んだ構造をなす。
本構造に於て、両脇の同型半導体部分はソース5及びド
レイン4に対応し、真ん中の異型半導体部分は、ゲート6
に対応する。ゲート6は、一定のソースードレイン電圧
に対し、ソースードレイン間一電子トンネル電流のオン
オフを行なう。本構造を用いることにより、バンド間一
電子トンネル現象を用いたスイッチング素子を実現する
事が出来る。図３３にバンド間一電子トンネルトランジ
スタの動作原理を示す。バンド間一電子トンネルトラン
ジスタの動作原理は、従来のバイポーラの動作原理とは
全く異なる。バイポーラは、基本的に電子及びホールを
用いた素子である。よって、低温ではホールが存在しな
くなるため、低温ではバイポーラを動作させることは出
来ない。しかし、バンド間一電子トンネルトランジスタ
はキャリアとしては電子のみしか用いないため低温動作
が可能となる。一電子トンネル電流は、p型半導体1の価
電子帯12からn型半導体2の伝導帯11を通りp型半導体1の
価電子帯12に達する。ゲート電圧を変更することによ
り、この一電子トンネル電流量を制御できる。バンド間
一電子トンネルトランジスタでは、一電子トンネルトラ
ンジスタの基本構成要素をp-n接合形の微小キャパシタ
にすることにより、素子の信頼性が向上するだけではな
く、キャパシタ間絶縁膜を取り除くため製造工程がより
簡易化される。よって、従来の一電子トンネルトランジ
スタとは異なり、平易に集積回路を構成できるようにな
る。
率、Sは接合面積、dは空乏層幅、Npはp型不純物の濃
度、Nnはn型不純物の濃度、Vtは真空準位より計測したp
型半導体１及びｎ型半導体2のフェルミ準位の差であ
る。例えば、シリコン半導体の場合、εは1.04×10-12F
/cm、Vtは1.11V程度である。数４は空乏層幅の計算式の
一実施例であり、空乏層幅の計算式はn型不純物及びp型
不純物の分布の仕方により異なる。p型半導体1及びn型
半導体2ともに、1.0×1019cm-3程度の濃度であるとする
と、上記シリコンの場合のパラメータ値を用いた場合、
数４よりdは10nm程度であることが分かる。この空乏層
幅は、不純物濃度を変更することにより制御できる。シ
リコンを用いた場合、トンネル可能な空乏層幅は、150
オングストローム以下である。よって、前記空乏層幅に
おいては、p型半導体1の価電子帯12からn型半導体2の伝
導帯11への電子のバンド間トンネルもしくはその逆方向
の電子のバンド間トンネルが可能となる。次に、上記不
純物ドープ条件のp-n接合を基本構成要素としたバンド
間一電子トンネルトランジスタを温度4K、オンオフのし
きい値電圧0.1mVで動作させる場合に必要とされる接合
面積を数１及び数２を用いて計算する。計算結果より上
記条件下でバンド間一電子トンネルトランジスタを動作
させるためには、接合面積(0.1μm)2 のp-n接合が必要
とされることがわかる。現在の微細加工技術を用いれ
ば、線幅0.1μm の加工が可能であり、面積(0.1μm)2
の接合は加工可能な範囲である。よって空乏層幅10nm、
接合面積(0.1μm)2 のp-n接合をバンド間一電子トンネ
ルトランジスタの基本構成要素とした場合、素子の動作
温度は4K、オンオフのしきい値電圧は0.1mVとなり、素
子としての応用が十分可能な動作温度及び動作電圧が得
られる。図３１は、バンド間一電子トンネルの動作原理
を示している。電子は、p型半導体1の価電子帯12からn
型半導体2の伝導帯11へ、もしくはn型半導体2の伝導帯1
1からp型半導体1の価電子帯12へバンド間トンネルす
る。図３１中空乏層7部は、図２４の絶縁体部に相当す
る。空乏層7部の静電容量は、数３及び数４で与えられ
る。また、１mV程度の動作電位では空乏層7幅は、殆ど
変化しない。この接合型トンネルキャパシタを利用する
ことにより、図２８に示した一電子トンネルトランジス
タと類似の一電子バンド間トンネル接合トランジスタを
構成することができる。図３２に、バンド間一電子トン
ネルトランジスタの一実施例を示す。本発明によるバン
ド間一電子トンネルトランジスタは、従来の横型バイポ
ーラの構造をなすが、クーロンブロケイドの条件より要
請されるところの微小接合面積及び不純物濃度を有する
事を特徴としている。バンド間一電子トンネルトランジ
スタは、基本的にはn型半導体2をp型半導体1で挟んだ、
もしくはp型半導体1をn型半導体2で挟んだ構造をなす。
本構造に於て、両脇の同型半導体部分はソース5及びド
レイン4に対応し、真ん中の異型半導体部分は、ゲート6
に対応する。ゲート6は、一定のソースードレイン電圧
に対し、ソースードレイン間一電子トンネル電流のオン
オフを行なう。本構造を用いることにより、バンド間一
電子トンネル現象を用いたスイッチング素子を実現する
事が出来る。図３３にバンド間一電子トンネルトランジ
スタの動作原理を示す。バンド間一電子トンネルトラン
ジスタの動作原理は、従来のバイポーラの動作原理とは
全く異なる。バイポーラは、基本的に電子及びホールを
用いた素子である。よって、低温ではホールが存在しな
くなるため、低温ではバイポーラを動作させることは出
来ない。しかし、バンド間一電子トンネルトランジスタ
はキャリアとしては電子のみしか用いないため低温動作
が可能となる。一電子トンネル電流は、p型半導体1の価
電子帯12からn型半導体2の伝導帯11を通りp型半導体1の
価電子帯12に達する。ゲート電圧を変更することによ
り、この一電子トンネル電流量を制御できる。バンド間
一電子トンネルトランジスタでは、一電子トンネルトラ
ンジスタの基本構成要素をp-n接合形の微小キャパシタ
にすることにより、素子の信頼性が向上するだけではな
く、キャパシタ間絶縁膜を取り除くため製造工程がより
簡易化される。よって、従来の一電子トンネルトランジ
スタとは異なり、平易に集積回路を構成できるようにな
る。
【００１８】図１にバンド間一電子トンネルトランジス
タを用いたSRAMセルの一実施例を示す。図１は、SRAM4
セルを接続した構造の一実施例である。本発明によるSR
AMセルは、図２に示すように４つのバンド間一電子トン
ネルトランジスタからなる。これら４つのバンド間一電
子トンネルトランジスタは、トランジスタaのドレイン4
及びトランジスタbのソース5、トランジスタbのドレイ
ン4及びトランジスタcのドレイン4、さらにトランジス
タcのソース5及びトランジスタdのドレイン4がそれぞれ
共有された構造となっている。各トランジスタにおける
ソース5、ドレイン4を共有することにより、集積回路の
集積度が向上する。このようにドレイン4及びソース5又
はドレイン4及びドレイン4を共有した４つのバンド間一
電子トンネルトランジスタは、本実施例においては凹型
の構造をなす。凹型構造をなす４つのバンド間一電子ト
ンネルトランジスタを並進対称的に並べることにより、
集積回路が構成される。次にこれら凹型の構造をなす４
つのバンド間一電子トンネルトランジスタを用いてSRAM
セルを作る場合の配線の仕方の一実施例を図３４を用い
て説明する。図３４は、本発明によるSRAMセルの等価回
路を示したものである。まず、ワード線102はトランジ
スタa及びトランジスタdのゲート6部に接続されてい
る。次に、トランジスタbのソース5とトランジスタcの
ゲート6が配線により接続され、さらに、その接続線は
高抵抗104を介してVcc線103に接続されている。また同
様に、トランジスタcのソース5とトランジスタbのゲー
ト6が配線により接続され、さらにその接続線は高抵抗1
04を介してVcc電源に接続されている。接地線101は、ト
ランジスタb及び３の共有されたドレイン4部に接続され
ている。２本のデータ線100は、それぞれトランジスタa
及びトランジスタdのソース5に接続されている。データ
線100及び接地線101は第２層目に配線されており、他の
配線は第一層目に配線されている。以上、図３４に示す
等価回路に従い、図２に示す凹型の構造をなす４つのバ
ンド間一電子トンネルトランジスタを実際に配線したも
のを1セルとし、そのSRAMセルを４つ接続した構造の一
実施例を図１に示している。次に、図３を用いて、図１
に示したバンド間一電子トランジスタSRAMの断面構造の
一実施例を説明する。図３は、図１中A-A'で示した部分
の断面構造である。基板の上に絶縁膜が形成されてお
り、その上にバンド間一電子トランジスタが形成されて
いる。データ線100及び接地線101は第２層目に配線され
ており、他の配線は第一層目に配線されている。配線用
の保護膜として、絶縁物a及び絶縁物bが用いられてい
る。基板としてシリコンを用いる場合、絶縁膜は酸化シ
リコンを用いる。更に、p型半導体1としてはボロンをド
ープしたポリシリコン、n型半導体2としてはリン又は砒
素をドープしたポリシリコンを用いる。配線保護膜とし
てと絶縁物a及び絶縁物bは酸化シリコン等従来の半導体
製造工程で用いられている保護膜を用いる。基板として
GaAsを用いる場合、絶縁膜としてはAlGaAsを用いる。更
に、p型半導体1としてはBeやZnをドープしたGaAs、n型
半導体2としてはシリコンやPtをドープしたGaAsを用い
る。配線保護膜としてと絶縁物a及び絶縁物bは酸化シリ
コン等従来の半導体製造工程で用いられている保護膜を
用いる。従来のバイポーラトランジスタでは、ベース幅
が広くなりベース領域で少数キャリアがほとんど消滅し
てしまうという問題点等により本発明による構造を有す
るSRAMセルは実現できなっかた。この問題点は、バイポ
ーラが電子とホールをの両方を用いて動作することによ
り生じる。本発明によるバンド間一電子トンネルトラン
ジスタは、電子のみ用いて動作することにより上記問題
点を回避できるのである。次に、図４、５、６を用いて
本発明によるSRAMセルの他の実施例を説明する。上記の
SRAMセルは、図２に示すように凹型構造をなす４つのバ
ンド間一電子トンネルトランジスタを並進対称的に並べ
ていた。図５及び図６には、凹型構造をなす４つのバン
ド間一電子トンネルトランジスタの配置の仕方の他の実
施例を示している。配置の仕方は、回路の設計形態、配
線方法等により異なってくる。実際に集積回路を作る場
合は、図２、図５、図６に示した種々の構造が回路内に
同時に存在しても問題はない。図４に、図５に示す配置
の仕方を用いた場合の配線の一実施例を示す。ワード線
102はトランジスタa及び４のゲート6部に接続されてい
る。次に、トランジスタbのソース5とトランジスタcの
ゲート6が配線により接続されさらに、その接続線は高
抵抗104を介してVcc電源に接続されている。また同様
に、トランジスタcのソース5とトランジスタbのゲート6
が配線により接続され、さらにその接続線は高抵抗104
を介してVcc電源に接続されている。接地線101は、トラ
ンジスタb及び３の共有されたドレイン4部に接続されて
いる。２本のデータ線100は、それぞれトランジスタa及
びトランジスタdのソース5に接続されている。
タを用いたSRAMセルの一実施例を示す。図１は、SRAM4
セルを接続した構造の一実施例である。本発明によるSR
AMセルは、図２に示すように４つのバンド間一電子トン
ネルトランジスタからなる。これら４つのバンド間一電
子トンネルトランジスタは、トランジスタaのドレイン4
及びトランジスタbのソース5、トランジスタbのドレイ
ン4及びトランジスタcのドレイン4、さらにトランジス
タcのソース5及びトランジスタdのドレイン4がそれぞれ
共有された構造となっている。各トランジスタにおける
ソース5、ドレイン4を共有することにより、集積回路の
集積度が向上する。このようにドレイン4及びソース5又
はドレイン4及びドレイン4を共有した４つのバンド間一
電子トンネルトランジスタは、本実施例においては凹型
の構造をなす。凹型構造をなす４つのバンド間一電子ト
ンネルトランジスタを並進対称的に並べることにより、
集積回路が構成される。次にこれら凹型の構造をなす４
つのバンド間一電子トンネルトランジスタを用いてSRAM
セルを作る場合の配線の仕方の一実施例を図３４を用い
て説明する。図３４は、本発明によるSRAMセルの等価回
路を示したものである。まず、ワード線102はトランジ
スタa及びトランジスタdのゲート6部に接続されてい
る。次に、トランジスタbのソース5とトランジスタcの
ゲート6が配線により接続され、さらに、その接続線は
高抵抗104を介してVcc線103に接続されている。また同
様に、トランジスタcのソース5とトランジスタbのゲー
ト6が配線により接続され、さらにその接続線は高抵抗1
04を介してVcc電源に接続されている。接地線101は、ト
ランジスタb及び３の共有されたドレイン4部に接続され
ている。２本のデータ線100は、それぞれトランジスタa
及びトランジスタdのソース5に接続されている。データ
線100及び接地線101は第２層目に配線されており、他の
配線は第一層目に配線されている。以上、図３４に示す
等価回路に従い、図２に示す凹型の構造をなす４つのバ
ンド間一電子トンネルトランジスタを実際に配線したも
のを1セルとし、そのSRAMセルを４つ接続した構造の一
実施例を図１に示している。次に、図３を用いて、図１
に示したバンド間一電子トランジスタSRAMの断面構造の
一実施例を説明する。図３は、図１中A-A'で示した部分
の断面構造である。基板の上に絶縁膜が形成されてお
り、その上にバンド間一電子トランジスタが形成されて
いる。データ線100及び接地線101は第２層目に配線され
ており、他の配線は第一層目に配線されている。配線用
の保護膜として、絶縁物a及び絶縁物bが用いられてい
る。基板としてシリコンを用いる場合、絶縁膜は酸化シ
リコンを用いる。更に、p型半導体1としてはボロンをド
ープしたポリシリコン、n型半導体2としてはリン又は砒
素をドープしたポリシリコンを用いる。配線保護膜とし
てと絶縁物a及び絶縁物bは酸化シリコン等従来の半導体
製造工程で用いられている保護膜を用いる。基板として
GaAsを用いる場合、絶縁膜としてはAlGaAsを用いる。更
に、p型半導体1としてはBeやZnをドープしたGaAs、n型
半導体2としてはシリコンやPtをドープしたGaAsを用い
る。配線保護膜としてと絶縁物a及び絶縁物bは酸化シリ
コン等従来の半導体製造工程で用いられている保護膜を
用いる。従来のバイポーラトランジスタでは、ベース幅
が広くなりベース領域で少数キャリアがほとんど消滅し
てしまうという問題点等により本発明による構造を有す
るSRAMセルは実現できなっかた。この問題点は、バイポ
ーラが電子とホールをの両方を用いて動作することによ
り生じる。本発明によるバンド間一電子トンネルトラン
ジスタは、電子のみ用いて動作することにより上記問題
点を回避できるのである。次に、図４、５、６を用いて
本発明によるSRAMセルの他の実施例を説明する。上記の
SRAMセルは、図２に示すように凹型構造をなす４つのバ
ンド間一電子トンネルトランジスタを並進対称的に並べ
ていた。図５及び図６には、凹型構造をなす４つのバン
ド間一電子トンネルトランジスタの配置の仕方の他の実
施例を示している。配置の仕方は、回路の設計形態、配
線方法等により異なってくる。実際に集積回路を作る場
合は、図２、図５、図６に示した種々の構造が回路内に
同時に存在しても問題はない。図４に、図５に示す配置
の仕方を用いた場合の配線の一実施例を示す。ワード線
102はトランジスタa及び４のゲート6部に接続されてい
る。次に、トランジスタbのソース5とトランジスタcの
ゲート6が配線により接続されさらに、その接続線は高
抵抗104を介してVcc電源に接続されている。また同様
に、トランジスタcのソース5とトランジスタbのゲート6
が配線により接続され、さらにその接続線は高抵抗104
を介してVcc電源に接続されている。接地線101は、トラ
ンジスタb及び３の共有されたドレイン4部に接続されて
いる。２本のデータ線100は、それぞれトランジスタa及
びトランジスタdのソース5に接続されている。
【００１９】図７に、本発明によるバンド間一電子トン
ネルトランジスタSRAMセルを用いた集積回路の周辺装置
の一実施例を示す。バンド間一電子トンネルトランジス
タSRAMの周辺装置は、Xデコーダ105、Yデコーダ106、Vc
c電源、接地、読み取り制御用トランジスタ、及びセン
スアップ出力ドライバより構成されている。Xデコーダ1
05はワード線102、Yデコーダ106はデータ線100にそれぞ
れ接続されており、回路への書き込み及び回路からの読
みだしのタイミングは、Xデコーダ105及びYデコーダ106
により制御される。読み取り制御用トランジスタは、ア
ドレスされたSRAMセル104の情報へのセンスアップ出力
ドライバのアクセスを可能とする。センスアップ出力ド
ライバは、SRAMセル104に書き込まれているデータを読
み取る装置である。センスアップ出力ドライバは、xデ
コーダによりアドレスされ且つ読み取り制御用トランジ
スタを通してYデコーダによりアドレスされたSRAMセル1
04に書き込まれているデータにアクセスする。基本的に
バンド間一電子トンネルトランジスタの信号は微弱であ
るので、センスアップ出力ドライバ内には信号を増幅す
る回路が組み込まれている。Vcc電源及び接地は、それ
ぞれ指定された配線が指定された一定の電位状態を保つ
よう設置されている。次に、図８、図９、図１０を用い
て集積回路端部の配線の終端処理方法について説明す
る。図８に示した部分Aの配線終端処理方法の一実施例
を図９に、図８に示した部分Bの配線終端処理方法の一
実施例を図１０にぞれぞれ示している。まず、図９を用
いて図８に示した部分Aの配線終端処理方法の一実施例
を説明する。接地線101及びVcc線103は、接地及びVcc電
源に接続されている。データ線100は、集積回路最下端
のSRAMセルのトランジスタaまたはトランジスタdのソー
ス5で終端している。ただし、上記トランジスタ番号は
図２の表示方法に従っている。ワード線102は、集積回
路最右端の図２の表示方法によるトランジスタdのゲー
ト6で終端している。基本的に、集積回路の最下端のデ
ータ線100及び接地線101、最右端ワード線102及びVcc線
103は、上記の方法で終端している。次に、図１０を用
いて図８に示した部分Bの配線終端処理方法の一実施例
を説明する。ワード線102はXデコーダ105、データ線100
はYデコーダ106へ接続されている。接地線101は最上端
部のトランジスタb及びトランジスタcで共有しているド
レイン4部で終端している。ただし、上記トランジスタ
番号は図２の表示方法に従っている。Vcc線103は、最左
端のSRAMセルで終端している。基本的に、集積回路の最
上端のデータ線100及び接地線101及び最左端のワード線
102及びVcc線103は、上記の方法で終端している。
ネルトランジスタSRAMセルを用いた集積回路の周辺装置
の一実施例を示す。バンド間一電子トンネルトランジス
タSRAMの周辺装置は、Xデコーダ105、Yデコーダ106、Vc
c電源、接地、読み取り制御用トランジスタ、及びセン
スアップ出力ドライバより構成されている。Xデコーダ1
05はワード線102、Yデコーダ106はデータ線100にそれぞ
れ接続されており、回路への書き込み及び回路からの読
みだしのタイミングは、Xデコーダ105及びYデコーダ106
により制御される。読み取り制御用トランジスタは、ア
ドレスされたSRAMセル104の情報へのセンスアップ出力
ドライバのアクセスを可能とする。センスアップ出力ド
ライバは、SRAMセル104に書き込まれているデータを読
み取る装置である。センスアップ出力ドライバは、xデ
コーダによりアドレスされ且つ読み取り制御用トランジ
スタを通してYデコーダによりアドレスされたSRAMセル1
04に書き込まれているデータにアクセスする。基本的に
バンド間一電子トンネルトランジスタの信号は微弱であ
るので、センスアップ出力ドライバ内には信号を増幅す
る回路が組み込まれている。Vcc電源及び接地は、それ
ぞれ指定された配線が指定された一定の電位状態を保つ
よう設置されている。次に、図８、図９、図１０を用い
て集積回路端部の配線の終端処理方法について説明す
る。図８に示した部分Aの配線終端処理方法の一実施例
を図９に、図８に示した部分Bの配線終端処理方法の一
実施例を図１０にぞれぞれ示している。まず、図９を用
いて図８に示した部分Aの配線終端処理方法の一実施例
を説明する。接地線101及びVcc線103は、接地及びVcc電
源に接続されている。データ線100は、集積回路最下端
のSRAMセルのトランジスタaまたはトランジスタdのソー
ス5で終端している。ただし、上記トランジスタ番号は
図２の表示方法に従っている。ワード線102は、集積回
路最右端の図２の表示方法によるトランジスタdのゲー
ト6で終端している。基本的に、集積回路の最下端のデ
ータ線100及び接地線101、最右端ワード線102及びVcc線
103は、上記の方法で終端している。次に、図１０を用
いて図８に示した部分Bの配線終端処理方法の一実施例
を説明する。ワード線102はXデコーダ105、データ線100
はYデコーダ106へ接続されている。接地線101は最上端
部のトランジスタb及びトランジスタcで共有しているド
レイン4部で終端している。ただし、上記トランジスタ
番号は図２の表示方法に従っている。Vcc線103は、最左
端のSRAMセルで終端している。基本的に、集積回路の最
上端のデータ線100及び接地線101及び最左端のワード線
102及びVcc線103は、上記の方法で終端している。
【００２０】次に、バンド間一電子トンネルトランジス
タを用いた集積回路の他の実施例であるゲートアレイに
ついて説明する。図１１は、バンド間一電子トンネルト
ランジスタゲートアレイの上面図、図１２はバンド間一
電子トンネルトランジスタゲートアレイの断面図の一実
施例をそれぞれ示している。ただし、図１２は図１１の
A-A'で示されている部分の断面図を表わしている。図１
１に示すバンド間一電子トンネルトランジスタゲートア
レイは、基本的にはトランジスタアレイになっている。
よってこれらを配線していくことによりゲートアレイは
構成される。図１１に示すようにバンド間一電子トンネ
ルトランジスタゲートアレイは、基本的にはバンド間一
電子トンネルトランジスタが幾つも周期的に並んだ構造
をしている。更に、各トランジスタのソース5、ドレイ
ン4、ゲート6からは電極がとられており任意に配線でき
るようになっている。配線は、基本的に何層にわたって
もかまわない。バンド間一電子トンネルトランジスタを
種々に配線することにより、種々の論理回路を作ること
が出来る。次に図１２を用いてバンド間一電子トンネル
トランジスタゲートアレイの断面構造を説明する。基板
の上に絶縁物aが形成されており、その上にバンド間一
電子トランジスタが形成されている。配線用の保護膜と
して、絶縁物bが用いられている。基板としてシリコン
を用いる場合、絶縁膜は酸化シリコンを用いる。更に、
p型半導体1としてはボロンをドープしたポリシリコン、
n型半導体2としてはリン又は砒素をドープしたポリシリ
コンを用いる。配線保護膜としての絶縁物bは酸化シリ
コン等従来の半導体製造工程で用いられている保護膜を
用いる。基板としてGaAsを用いる場合、絶縁膜としては
AlGaAsを用いる。更に、p型半導体1としてはBeやZnをド
ープしたGaAs、n型半導体2としてはシリコンやPtをドー
プしたGaAsを用いる。配線保護膜としての絶縁物bは酸
化シリコン等従来の半導体製造工程で用いられている保
護膜を用いる。次に、図１３及び図１４を用いてバンド
間一電子トンネルトランジスタゲートアレイの配線につ
いて説明する。図１３にバンド間一電子トンネルトラン
ジスタゲートアレイの配線用コンタクトホールの一実施
例を示す。通常バンド間一電子トンネルトランジスタ
は、0.1μm程度の非常に細い直方体をしている。しか
し、通常配線は0.1μmより太い。よって、スムーズに配
線と一電子トンネルトランジスタが接続するように、コ
ンタクトホールは上方の配線側に向かって口を広げた形
をしている。このような、裾拡がりコンタクトホールを
用いて、バンド間一電子トンネルトランジスタを配線し
た一実施例を図１４に示した。本配線の仕方の一実施例
は、バンド間一電子トンネルトランジスタSRAMを配線す
る場合にも応用できる。次に、図１５、図１６、図１７
を用いてバンド間一電子トンネルトランジスタゲートア
レイに於ける、バンド間一電子トンネルトランジスタの
配置方法の他の実施例を示す。バンド間一電子トンネル
トランジスタをどのように配置するかは、どのような論
理回路を作りたいかによる。しかし、バンド間一電子ト
ンネルトランジスタがどのような配置を取ったとして
も、その製造工程はさほど複雑にはならない。
タを用いた集積回路の他の実施例であるゲートアレイに
ついて説明する。図１１は、バンド間一電子トンネルト
ランジスタゲートアレイの上面図、図１２はバンド間一
電子トンネルトランジスタゲートアレイの断面図の一実
施例をそれぞれ示している。ただし、図１２は図１１の
A-A'で示されている部分の断面図を表わしている。図１
１に示すバンド間一電子トンネルトランジスタゲートア
レイは、基本的にはトランジスタアレイになっている。
よってこれらを配線していくことによりゲートアレイは
構成される。図１１に示すようにバンド間一電子トンネ
ルトランジスタゲートアレイは、基本的にはバンド間一
電子トンネルトランジスタが幾つも周期的に並んだ構造
をしている。更に、各トランジスタのソース5、ドレイ
ン4、ゲート6からは電極がとられており任意に配線でき
るようになっている。配線は、基本的に何層にわたって
もかまわない。バンド間一電子トンネルトランジスタを
種々に配線することにより、種々の論理回路を作ること
が出来る。次に図１２を用いてバンド間一電子トンネル
トランジスタゲートアレイの断面構造を説明する。基板
の上に絶縁物aが形成されており、その上にバンド間一
電子トランジスタが形成されている。配線用の保護膜と
して、絶縁物bが用いられている。基板としてシリコン
を用いる場合、絶縁膜は酸化シリコンを用いる。更に、
p型半導体1としてはボロンをドープしたポリシリコン、
n型半導体2としてはリン又は砒素をドープしたポリシリ
コンを用いる。配線保護膜としての絶縁物bは酸化シリ
コン等従来の半導体製造工程で用いられている保護膜を
用いる。基板としてGaAsを用いる場合、絶縁膜としては
AlGaAsを用いる。更に、p型半導体1としてはBeやZnをド
ープしたGaAs、n型半導体2としてはシリコンやPtをドー
プしたGaAsを用いる。配線保護膜としての絶縁物bは酸
化シリコン等従来の半導体製造工程で用いられている保
護膜を用いる。次に、図１３及び図１４を用いてバンド
間一電子トンネルトランジスタゲートアレイの配線につ
いて説明する。図１３にバンド間一電子トンネルトラン
ジスタゲートアレイの配線用コンタクトホールの一実施
例を示す。通常バンド間一電子トンネルトランジスタ
は、0.1μm程度の非常に細い直方体をしている。しか
し、通常配線は0.1μmより太い。よって、スムーズに配
線と一電子トンネルトランジスタが接続するように、コ
ンタクトホールは上方の配線側に向かって口を広げた形
をしている。このような、裾拡がりコンタクトホールを
用いて、バンド間一電子トンネルトランジスタを配線し
た一実施例を図１４に示した。本配線の仕方の一実施例
は、バンド間一電子トンネルトランジスタSRAMを配線す
る場合にも応用できる。次に、図１５、図１６、図１７
を用いてバンド間一電子トンネルトランジスタゲートア
レイに於ける、バンド間一電子トンネルトランジスタの
配置方法の他の実施例を示す。バンド間一電子トンネル
トランジスタをどのように配置するかは、どのような論
理回路を作りたいかによる。しかし、バンド間一電子ト
ンネルトランジスタがどのような配置を取ったとして
も、その製造工程はさほど複雑にはならない。
【００２１】次に、図１８、図１９、図２０、図２１を
用いてバンド間一電子トンネルトランジスタ集積回路の
製造工程の一実施例を説明する。図１８に於て、まず基
板上(a)に絶縁膜を形成する(b)。基板としてシリコンを
用いる場合、絶縁膜は酸化シリコンを用いる。基板とし
てGaAsを用いる場合、絶縁膜としてはAlGaAsを用いる。
次に、絶縁膜上にp型半導体1を形成する(c)。基板とし
てシリコンを用いる場合、p型半導体1としてはボロンを
ドープしたポリシリコン用いる。ボロンをドープしたポ
リシリコンを形成する場合、CVDを用いる。また、低温
でボロンドープのアモルファスシリコンを形成した後、
熱処理してポリシリコン化したほうが、移動度の大きな
ポリシリコンを得ることが出来る。基板としてGaAsを用
いる場合、p型半導体1としてはBeやZnをドープしたGaAs
を用いる。この場合、通常Beドープの場合は、MBEを用
い、Znドープの場合は、MOCVDを用いる。絶縁膜上にp型
半導体1を形成した後、イオン打込みマスク用絶縁膜をp
型半導体1上に形成し、n型半導体2に反転したい部分の
みイオン打ち込みマスク用絶縁膜をエッチングする
(d)。次に、図１９に示すように、n型不純物をイオン打
ち込みする(e)。基板としてシリコンを用いる場合、リ
ン又は砒素を打ち込む。基板としてGaAsを用いる場合、
シリコンやPtを打ち込む。イオン打ち込み後、イオン打
ち込みマスク用絶縁膜を除去する(f)。以上の工程を通
して、p型層及びn型層の混在する半導体の薄膜が形成さ
れる。次に、図２０に示すように、不要な半導体部をエ
ッチングする。この工程を終えた時点で、バンド間一電
子トンネルトランジスタが絶縁膜の上に形成される。次
に図２１に示すように、バンド間一電子トンネルトラン
ジスタ上に配線用保護膜を形成し(g)、更に配線用のコ
ンタクトホールを開ける(h)。基板としてシリコンを用
いる場合、基板としてGaAsを用いる場合共に、配線保護
膜としての絶縁膜は酸化シリコン等従来の半導体製造工
程で用いられている保護膜を用いる。次に、図２２に示
すように、前記コンタクトホールを用いて配線を行なう
(i)。さらに、１層目配線終了後、２層以上の配線を行
なう場合、配線用２層目保護膜を１層目の配線上に形成
し(j)、以後一層目配線と同様に配線工程を繰り返して
いく。最終的に、配線が終了すると最終層配線上に保護
膜を形成し、バンド間一電子トンネルトランジスタ集積
回路の製造工程が終了する(k)。
用いてバンド間一電子トンネルトランジスタ集積回路の
製造工程の一実施例を説明する。図１８に於て、まず基
板上(a)に絶縁膜を形成する(b)。基板としてシリコンを
用いる場合、絶縁膜は酸化シリコンを用いる。基板とし
てGaAsを用いる場合、絶縁膜としてはAlGaAsを用いる。
次に、絶縁膜上にp型半導体1を形成する(c)。基板とし
てシリコンを用いる場合、p型半導体1としてはボロンを
ドープしたポリシリコン用いる。ボロンをドープしたポ
リシリコンを形成する場合、CVDを用いる。また、低温
でボロンドープのアモルファスシリコンを形成した後、
熱処理してポリシリコン化したほうが、移動度の大きな
ポリシリコンを得ることが出来る。基板としてGaAsを用
いる場合、p型半導体1としてはBeやZnをドープしたGaAs
を用いる。この場合、通常Beドープの場合は、MBEを用
い、Znドープの場合は、MOCVDを用いる。絶縁膜上にp型
半導体1を形成した後、イオン打込みマスク用絶縁膜をp
型半導体1上に形成し、n型半導体2に反転したい部分の
みイオン打ち込みマスク用絶縁膜をエッチングする
(d)。次に、図１９に示すように、n型不純物をイオン打
ち込みする(e)。基板としてシリコンを用いる場合、リ
ン又は砒素を打ち込む。基板としてGaAsを用いる場合、
シリコンやPtを打ち込む。イオン打ち込み後、イオン打
ち込みマスク用絶縁膜を除去する(f)。以上の工程を通
して、p型層及びn型層の混在する半導体の薄膜が形成さ
れる。次に、図２０に示すように、不要な半導体部をエ
ッチングする。この工程を終えた時点で、バンド間一電
子トンネルトランジスタが絶縁膜の上に形成される。次
に図２１に示すように、バンド間一電子トンネルトラン
ジスタ上に配線用保護膜を形成し(g)、更に配線用のコ
ンタクトホールを開ける(h)。基板としてシリコンを用
いる場合、基板としてGaAsを用いる場合共に、配線保護
膜としての絶縁膜は酸化シリコン等従来の半導体製造工
程で用いられている保護膜を用いる。次に、図２２に示
すように、前記コンタクトホールを用いて配線を行なう
(i)。さらに、１層目配線終了後、２層以上の配線を行
なう場合、配線用２層目保護膜を１層目の配線上に形成
し(j)、以後一層目配線と同様に配線工程を繰り返して
いく。最終的に、配線が終了すると最終層配線上に保護
膜を形成し、バンド間一電子トンネルトランジスタ集積
回路の製造工程が終了する(k)。
【００２２】
【発明の効果】一電子トンネルトランジスタの基本構成
要素をp-n接合形の微小キャパシタにすることにより、
絶縁膜の劣化に起因した素子の劣化を起こさず且つ、膜
数を一つ減らすことにより製造工程がより簡易化された
一電子トンネルトランジスタを提供する。また、本発明
による一電子バンド間トンネルトランジスタを用いたSR
AMやゲートアレイ等の集積回路及びその製造方法を提供
する。
要素をp-n接合形の微小キャパシタにすることにより、
絶縁膜の劣化に起因した素子の劣化を起こさず且つ、膜
数を一つ減らすことにより製造工程がより簡易化された
一電子トンネルトランジスタを提供する。また、本発明
による一電子バンド間トンネルトランジスタを用いたSR
AMやゲートアレイ等の集積回路及びその製造方法を提供
する。
【図１】バンド間一電子トランジスタSRAM４セル説明図
【図２】バンド間一電子トランジスタSRAMセル説明図
【図３】バンド間一電子トランジスタSRAMセル断面図
【図４】バンド間一電子トランジスタSRAMセルの他の実
施例
施例
【図５】バンド間一電子トランジスタSRAMセルの他の実
施例説明図１
施例説明図１
【図６】バンド間一電子トランジスタSRAMセルの他の実
施例説明図２
施例説明図２
【図７】バンド間一電子トランジスタSRAM周辺装置の概
念図
念図
【図８】バンド間一電子トランジスタSRAMセルマトリッ
クス終端部の説明図１
クス終端部の説明図１
【図９】バンド間一電子トランジスタSRAMセルマトリッ
クス終端部の説明図２
クス終端部の説明図２
【図１０】バンド間一電子トランジスタSRAMセルマトリ
ックス終端部の説明図３
ックス終端部の説明図３
【図１１】バンド間一電子トランジスタゲートアレイの
説明図１
説明図１
【図１２】バンド間一電子トランジスタゲートアレイの
断面図
断面図
【図１３】バンド間一電子トランジスタゲートアレイ配
線の説明図１
線の説明図１
【図１４】バンド間一電子トランジスタゲートアレイ配
線の説明図２
線の説明図２
【図１５】バンド間一電子トランジスタゲートアレイの
配置図１
配置図１
【図１６】バンド間一電子トランジスタゲートアレイの
配置図２
配置図２
【図１７】バンド間一電子トランジスタゲートアレイの
配置図３
配置図３
【図１８】バンド間一電子トランジスタ集積回路製造方
法概略図１
法概略図１
【図１９】バンド間一電子トランジスタ集積回路製造方
法概略図２
法概略図２
【図２０】バンド間一電志$激宴塔Wスタ集積回路製造方
法概略図３
法概略図３
【図２１】バンド間一電子トランジスタ集積回路製造方
法概略図４
法概略図４
【図２２】バンド間一電子トランジスタ集積回路製造方
法概略図５
法概略図５
【図２３】一電子トンネル現象の説明図１
【図２４】一電子トンネル現象の説明図２
【図２５】一電子トンネル現象の説明図３
【図２６】多重一電子トンネル接合回路
【図２７】多重一電子トンネル接合回路の電流電圧特性
【図２８】一電子トンネルトランジスタ
【図２９】一電子トンネルトランジスタのスイッチング
【図３０】バンド間一電子トンネル接合
【図３１】バンド間一電子トンネルの動作概念図
【図３２】バンド間一電子トンネルトランジスタ
【図３３】バンド間一電子トンネルトランジスタの動作
概念図
概念図
【図３４】バンド間一電子トンネルトランジスタSRAMセ
ルの等価回路
ルの等価回路
1…P型半導体、2…n型半導体、4…ドレイン、5…ソー
ス、6…ゲート、7…空乏層、10…フェルミレベル、11…
伝導帯、12…価電子帯、100…データ線、101…接地線、
102…ワード線、103…Vcc線、104…高抵抗、105…Xデコ
ーダ、106…Yデコーダ。
ス、6…ゲート、7…空乏層、10…フェルミレベル、11…
伝導帯、12…価電子帯、100…データ線、101…接地線、
102…ワード線、103…Vcc線、104…高抵抗、105…Xデコ
ーダ、106…Yデコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 秀一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井原 茂男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−79776（ＪＰ，Ａ) 特開 平５−55550（ＪＰ，Ａ) 特開 平３−241869（ＪＰ，Ａ) Ｗ．Ｈ．Ｒｉｃｈａｒｄｓｏｎ，Ａｐ ｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔ ｅｒｓ ｖｏｌ．71，ｎｏ．８，ｐｐ. 1113−1115（1997) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/68 H01L 29/66 H01L 29/06 H01L 29/80 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (9)
- 【請求項１】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とすることを特徴とする一電子トンネルトランジスタ。 - 【請求項２】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とし、それら条件を満たし且つ矩形をなす半導体を基板
に対し横方向に、p-n-p又はn-p-nの順で接合し、両脇の
同型半導体部分はソース及びドレイン、真ん中の異型半
導体部分は、ゲートとして用いることにより、一定のソ
ースードレイン電圧に対しゲート電圧をオンオフするこ
とにより、ソースードレイン間一電子トンネル電流のオ
ンオフを行なうことを特徴とする請求項１記載の一電子
トンネルトランジスタ。 - 【請求項３】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とし、それら条件を満たし且つ矩形をなす半導体を基板
に対し横方向に、p-n-p又はn-p-nの順で接合し、両脇の
同型半導体部分はソース及びドレイン、中央の異型半導
体部分は、ゲートとして用いることにより、一定のソー
スードレイン電圧に対しゲート電圧をオンオフすること
により、ソースードレイン間一電子トンネル電流のオン
オフを行なう一電子トンネルトランジスタを基板に複数
個配置した後、一電子トンネルトランジスタをワード
線、データ線、接地線、Vcc線等を用いて配線すること
を特徴とする集積回路。 - 【請求項４】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とし、それら条件を満たし且つ矩形をなす半導体を基板
に対し横方向に、p-n-p又はn-p-nの順で接合し、両脇の
同型半導体部分はソース及びドレイン、真ん中の異型半
導体部分は、ゲートとして用いることにより、一定のソ
ースードレイン電圧に対しゲート電圧をオンオフするこ
とにより、ソースードレイン間一電子トンネル電流のオ
ンオフを行なうことを可能とした特許請求の範囲第一項
記載の一電子トンネルトランジスタ４つを、ドレイン及
びソース又はドレイン及びドレインを共有し、凹型の構
造をなすよう配置したものを単位セルとし、ワード線、
データ線、接地線、Vcc線等を用いて配線することを特
徴とする請求項３記載の集積回路。 - 【請求項５】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とし、それら条件を満たし且つ矩形をなす半導体を基板
に対し横方向に、p-n-p又はn-p-nの順で接合し、両脇の
同型半導体部分はソース及びドレイン、真ん中の異型半
導体部分は、ゲートとして用いることにより、一定のソ
ースードレイン電圧に対しゲート電圧をオンオフするこ
とにより、ソースードレイン間一電子トンネル電流のオ
ンオフを行なうことを可能とした特許請求の範囲第一項
記載の一電子トンネルトランジスタ４つを、ドレイン及
びソース又はドレイン及びドレインを共有し、凹型の構
造をなすよう配置したものを単位セルとし、ワード線、
データ線、接地線、Vcc線等を用いて配線し、それら配
線用のコンタクトホールが配線側に向かって裾拡がりの
形をしていることを特徴とする、請求項３記載の集積回
路。 - 【請求項６】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とし、それら条件を満たし且つ矩形をなす半導体を基板
に対し横方向に、p-n-p又はn-p-nの順で接合し、両脇の
同型半導体部分はソース及びドレイン、真ん中の異型半
導体部分は、ゲートとして用いることにより、一定のソ
ースードレイン電圧に対しゲート電圧をオンオフするこ
とにより、ソースードレイン間一電子トンネル電流のオ
ンオフを行なうことを可能とした特許請求の範囲第一項
記載の一電子トンネルトランジスタ４つを、ドレイン及
びソース又はドレイン及びドレインを共有し、凹型の構
造をなすよう配置したものを単位セルとし、ワード線、
データ線、接地線、Vcc線等を用いて配線し、さらにXデ
コーダ、Yデコーダ、Vcc電源、接地、及びセンスアップ
出力ドライバより構成されている周辺装置を備え、信号
の読み取り及び書き込みを行うことの出来ることを特徴
とする、請求項３記載の集積回路。 - 【請求項７】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とし、それら条件を満たし且つ矩形をなす半導体を基板
に対し横方向に、p-n-p又はn-p-nの順で接合し、両脇の
同型半導体部分はソース及びドレイン、真ん中の異型半
導体部分は、ゲートとして用いることにより、一定のソ
ースードレイン電圧に対しゲート電圧をオンオフするこ
とにより、ソースードレイン間一電子トンネル電流のオ
ンオフを行なうことを可能とした特許請求の範囲第一項
記載の一電子トンネルトランジスタを幾つも周期的に並
べ、各トランジスタのソース、ドレイン、ゲートからは
電極がとられており任意に配線できることを特徴とす
る、一電子トンネルトランジスタゲートアレイ。 - 【請求項８】指定された動作温度に於て、フェルミレベ
ルが価電子帯と重なる程度に不純物を導入したp型半導
体と指定された動作温度に於て、フェルミレベルが伝導
帯と重なる程度に不純物を導入したn型半導体を接合す
ることにより形成され、指定された動作温度に於てp型
半導体の価電子帯からn型半導体の伝導帯への電子のバ
ンド間トンネルもしくはその逆方向の電子のバンド間ト
ンネルを可能とする程度の空乏層幅を有し、指定された
動作温度、指定された微小キャパシタ間電圧に於て、ク
ーロンブロケイドによりp型半導体の価電子帯からn型半
導体の伝導帯への電子のバンド間トンネルもしくはその
逆方向の電子のバンド間トンネルが禁止される程度の接
合面積を有するp-n接合微小キャパシタを基本構成要素
とし、それら条件を満たし且つ矩形をなす半導体を基板
に対し横方向に、p-n-p又はn-p-nの順で接合し、両脇の
同型半導体部分はソース及びドレイン、真ん中の異型半
導体部分は、ゲートとして用いることにより、一定のソ
ースードレイン電圧に対しゲート電圧をオンオフするこ
とにより、ソースードレイン間一電子トンネル電流のオ
ンオフを行なうことを可能とした特許請求の範囲第一項
記載の一電子トンネルトランジスタを幾つも周期的に並
べ、各トランジスタのソース、ドレイン、ゲートからは
電極がとられており任意に配線できるようになってお
り、配線用のコンタクトホールが配線側に向かって裾拡
がりの形をしていることを特徴とする、特許請求の範囲
第七項記載の一電子トンネルトランジスタゲートアレ
イ。 - 【請求項９】基板上に、下から順に絶縁膜、p型半導体
を形成し、イオン打込みマスク用絶縁膜を利用し所定の
部分のみに、n型不純物をイオン打ち込みすることによ
り、ｐ型層及びｎ型層の混在する半導体の薄膜が形成
し、さらに、不要な半導体部をエッチングすることによ
り絶縁膜の上に形成することを特徴とする、特許請求の
範囲第一項記載の一電子トンネルトランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26594091A JP3156307B2 (ja) | 1991-10-15 | 1991-10-15 | 一電子トンネルトランジスタ及びその集積回路 |
| US07/961,547 US5258625A (en) | 1991-10-15 | 1992-10-15 | Interband single-electron tunnel transistor and integrated circuit |
| US08/117,801 US5422496A (en) | 1991-10-15 | 1993-09-08 | Interband single-electron tunnel transistor and integrated circuit |
| US08/695,533 US5742071A (en) | 1991-10-15 | 1996-08-12 | Wiringless logical operation circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26594091A JP3156307B2 (ja) | 1991-10-15 | 1991-10-15 | 一電子トンネルトランジスタ及びその集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110065A JPH05110065A (ja) | 1993-04-30 |
| JP3156307B2 true JP3156307B2 (ja) | 2001-04-16 |
Family
ID=17424197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26594091A Expired - Fee Related JP3156307B2 (ja) | 1991-10-15 | 1991-10-15 | 一電子トンネルトランジスタ及びその集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5258625A (ja) |
| JP (1) | JP3156307B2 (ja) |
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-
1991
- 1991-10-15 JP JP26594091A patent/JP3156307B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-15 US US07/961,547 patent/US5258625A/en not_active Expired - Fee Related
-
1993
- 1993-09-08 US US08/117,801 patent/US5422496A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｗ．Ｈ．Ｒｉｃｈａｒｄｓｏｎ，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ｖｏｌ．７１，ｎｏ．８，ｐｐ．１１１３−１１１５（１９９７） |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5422496A (en) | 1995-06-06 |
| JPH05110065A (ja) | 1993-04-30 |
| US5258625A (en) | 1993-11-02 |
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