JPH096448A - 電圧調整回路 - Google Patents
電圧調整回路Info
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- JPH096448A JPH096448A JP8136575A JP13657596A JPH096448A JP H096448 A JPH096448 A JP H096448A JP 8136575 A JP8136575 A JP 8136575A JP 13657596 A JP13657596 A JP 13657596A JP H096448 A JPH096448 A JP H096448A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【課題】 入力信号に応じて柔軟に種々の電圧に調整で
き、しかも、集積回路上で使用されるスペースを最小限
度に抑えることができる電圧調整回路を提供すること。 【解決手段】 Ｐチャネルトランジスタからなる抵抗器
５０〜５３を直列に接続するとともに、この各抵抗器５
０〜５３に並列に接続されるＰチャネルの切換トランジ
スタ４０〜４３を設ける。入力８０〜８３の信号に応じ
て切換トランジスタ４０〜４３をオン、オフし、抵抗器
５０〜５３を選択的に短絡または動作可能状態とするこ
とにより、ＶREF ノード６０に種々の電圧を取り出す。
き、しかも、集積回路上で使用されるスペースを最小限
度に抑えることができる電圧調整回路を提供すること。 【解決手段】 Ｐチャネルトランジスタからなる抵抗器
５０〜５３を直列に接続するとともに、この各抵抗器５
０〜５３に並列に接続されるＰチャネルの切換トランジ
スタ４０〜４３を設ける。入力８０〜８３の信号に応じ
て切換トランジスタ４０〜４３をオン、オフし、抵抗器
５０〜５３を選択的に短絡または動作可能状態とするこ
とにより、ＶREF ノード６０に種々の電圧を取り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に内蔵さ
れる電圧調整回路に関する。
れる電圧調整回路に関する。
【０００２】
【従来の技術】集積回路は、電源電圧として、集積回路
に供給される外部電圧とは異なる内部電圧を必要とする
場合が多い。この内部電圧は、前以て明らかになってい
ない場合が度々ある。事実、内部電圧は、集積回路の実
際の検査中に決められることが多い。
に供給される外部電圧とは異なる内部電圧を必要とする
場合が多い。この内部電圧は、前以て明らかになってい
ない場合が度々ある。事実、内部電圧は、集積回路の実
際の検査中に決められることが多い。
【０００３】内部電圧の選択作業を簡素化するために、
通常、電圧調整回路が集積回路の電源部内に設けられて
いる。この電圧調整回路は、基本的には分圧器回路であ
り、多様な抵抗を有する抵抗器による分圧を利用して低
下電圧を供給することを特徴としている。
通常、電圧調整回路が集積回路の電源部内に設けられて
いる。この電圧調整回路は、基本的には分圧器回路であ
り、多様な抵抗を有する抵抗器による分圧を利用して低
下電圧を供給することを特徴としている。
【０００４】集積回路の製造における検査段階中に、最
適な電圧水準を得るため抵抗器の組み合わせを検査す
る。所望の組み合わせが得られると、その組み合わせを
永続的に選択するために、１つあるいは数個のヒューズ
を燃焼させたり、あるいは、金属マスクを調節すること
により選択が行われる。しかしながら、種々の最適電圧
水準を必要とする場合、以上の方法は、ヒューズあるい
は金属マスクによるプログラムが一回しか行われないこ
とから、柔軟性に欠けるという欠点がある。他の一つの
欠点は、最適な電圧に達する前にヒューズが飛ぶことが
頻繁に起きる点である。
適な電圧水準を得るため抵抗器の組み合わせを検査す
る。所望の組み合わせが得られると、その組み合わせを
永続的に選択するために、１つあるいは数個のヒューズ
を燃焼させたり、あるいは、金属マスクを調節すること
により選択が行われる。しかしながら、種々の最適電圧
水準を必要とする場合、以上の方法は、ヒューズあるい
は金属マスクによるプログラムが一回しか行われないこ
とから、柔軟性に欠けるという欠点がある。他の一つの
欠点は、最適な電圧に達する前にヒューズが飛ぶことが
頻繁に起きる点である。
【０００５】ヒューズや金属マスクによる最適電圧水準
のプログラムに関する柔軟性の問題を解決する１方法と
して、抵抗器のプログラム可能性を利用する方法があ
る。この従来技術の方法による１例を図８に示してい
る。図８では、最上部にある４つのＰチャネルトランジ
スタ抵抗器２０〜２３がそれぞれアースに接続された各
自のゲートを有していることから、常にオンの状態であ
る。この回路構成において、各抵抗器２０〜２３は、抵
抗値が各抵抗器チャネルの領域によって決定される抵抗
器として動作する。４つのトランジスタ抵抗器２０〜２
３のうちの１つまたはその組み合わせは、直列に接続さ
れたｎチャネル切換トランジスタ３０〜３３およびｎチ
ャネルイネーブル切換トランジスタ３４〜３７のうちの
１つまたはその組み合わせを選ぶことにより選択され
る。そして、このトランジスタ抵抗器２０〜２３の選択
により、電圧を種々に調整できる。
のプログラムに関する柔軟性の問題を解決する１方法と
して、抵抗器のプログラム可能性を利用する方法があ
る。この従来技術の方法による１例を図８に示してい
る。図８では、最上部にある４つのＰチャネルトランジ
スタ抵抗器２０〜２３がそれぞれアースに接続された各
自のゲートを有していることから、常にオンの状態であ
る。この回路構成において、各抵抗器２０〜２３は、抵
抗値が各抵抗器チャネルの領域によって決定される抵抗
器として動作する。４つのトランジスタ抵抗器２０〜２
３のうちの１つまたはその組み合わせは、直列に接続さ
れたｎチャネル切換トランジスタ３０〜３３およびｎチ
ャネルイネーブル切換トランジスタ３４〜３７のうちの
１つまたはその組み合わせを選ぶことにより選択され
る。そして、このトランジスタ抵抗器２０〜２３の選択
により、電圧を種々に調整できる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、ｎチャネルトランジスタとＰチャネ
ルトランジスタの両方を用いることから、集積回路上の
かなりの領域を使用する問題点がある。
うな従来技術では、ｎチャネルトランジスタとＰチャネ
ルトランジスタの両方を用いることから、集積回路上の
かなりの領域を使用する問題点がある。
【０００７】
【課題を解決するための手段】本発明は上述の課題を解
決するために、直列に接続されたトランジスタからなる
複数の抵抗器と、この抵抗器の各々に並列に接続され、
入力に応じて、各々の抵抗器を短絡または動作可能状態
にする複数の切換トランジスタとを具備してなる電圧調
整回路とする。
決するために、直列に接続されたトランジスタからなる
複数の抵抗器と、この抵抗器の各々に並列に接続され、
入力に応じて、各々の抵抗器を短絡または動作可能状態
にする複数の切換トランジスタとを具備してなる電圧調
整回路とする。
【０００８】
【発明の実施の形態】次に添付図面を参照して本発明に
よる電圧調整回路の実施の形態を詳細に説明する。図１
は、本発明の実施の形態を示す回路図である。この電圧
調整回路１０は、電圧源回路８とプログラム可能な分圧
器回路６とにより構成される。分圧器回路６は、４つの
切換トランジスタ４０〜４３、トランジスタからなる４
つの抵抗器（以下トランジスタ抵抗器という）５０〜５
３、ＶREF ノード（出力ノード）６０、ＶSS（共通ノー
ド）６２、第１ないし第３ノード７０〜７２、および第
１ないし第４入力８０〜８３により構成される。
よる電圧調整回路の実施の形態を詳細に説明する。図１
は、本発明の実施の形態を示す回路図である。この電圧
調整回路１０は、電圧源回路８とプログラム可能な分圧
器回路６とにより構成される。分圧器回路６は、４つの
切換トランジスタ４０〜４３、トランジスタからなる４
つの抵抗器（以下トランジスタ抵抗器という）５０〜５
３、ＶREF ノード（出力ノード）６０、ＶSS（共通ノー
ド）６２、第１ないし第３ノード７０〜７２、および第
１ないし第４入力８０〜８３により構成される。
【０００９】トランジスタ抵抗器５０〜５３の４つのト
ランジスタおよび切換トランジスタ４０〜４３はすべて
ＰチャネルＭＯＳトランジスタである。また、トランジ
スタ抵抗器５０〜５３の４つのトランジスタは、ソース
／ドレインの両端子間に必要な電圧降下によってサイズ
（内部抵抗）が決められる。そして、トランジスタ抵抗
器５０は、ソースがＶREF ノード６０に接続され、ドレ
インは第１ノード７０に接続され、さらにゲートがＶSS
ノード６２に接続されている。切換トランジスタ４０
は、ソースがＶREF ノード６０に接続され、ドレインは
第１ノード７０に接続され、さらにゲートが第１入力８
０に接続されている。
ランジスタおよび切換トランジスタ４０〜４３はすべて
ＰチャネルＭＯＳトランジスタである。また、トランジ
スタ抵抗器５０〜５３の４つのトランジスタは、ソース
／ドレインの両端子間に必要な電圧降下によってサイズ
（内部抵抗）が決められる。そして、トランジスタ抵抗
器５０は、ソースがＶREF ノード６０に接続され、ドレ
インは第１ノード７０に接続され、さらにゲートがＶSS
ノード６２に接続されている。切換トランジスタ４０
は、ソースがＶREF ノード６０に接続され、ドレインは
第１ノード７０に接続され、さらにゲートが第１入力８
０に接続されている。
【００１０】トランジスタ抵抗器５１と切換トランジス
タ４１はソースが第１ノード７０に接続されており、各
ドレインは第２ノード７１に接続されている。また、ト
ランジスタ抵抗器５１のゲートはＶSSノード６２に接続
されており、切換トランジスタ４１のゲートは第２入力
８１に接続されている。トランジスタ抵抗器５２と切換
トランジスタ４２はソースが第２ノード７１に接続され
ており、各ドレインは第３ノード７２に接続されてい
る。また、トランジスタ抵抗器５２のゲートはＶSSノー
ド６２に接続されており、切換トランジスタ４２のゲー
トは第３入力８２に接続されている。最後に、トランジ
スタ抵抗器５３と切換トランジスタ４３はソースが第３
ノード７２に接続されており、各ドレインはＶSSノード
６２に接続されている。また、トランジスタ抵抗器５３
のゲートはＶSSノード６２に接続されており、切換トラ
ンジスタ４３のゲートは第４入力８３に接続されてい
る。トランジスタ抵抗器５０〜５３のチャネルはすべて
ＶREF ノード６０に接続されている。
タ４１はソースが第１ノード７０に接続されており、各
ドレインは第２ノード７１に接続されている。また、ト
ランジスタ抵抗器５１のゲートはＶSSノード６２に接続
されており、切換トランジスタ４１のゲートは第２入力
８１に接続されている。トランジスタ抵抗器５２と切換
トランジスタ４２はソースが第２ノード７１に接続され
ており、各ドレインは第３ノード７２に接続されてい
る。また、トランジスタ抵抗器５２のゲートはＶSSノー
ド６２に接続されており、切換トランジスタ４２のゲー
トは第３入力８２に接続されている。最後に、トランジ
スタ抵抗器５３と切換トランジスタ４３はソースが第３
ノード７２に接続されており、各ドレインはＶSSノード
６２に接続されている。また、トランジスタ抵抗器５３
のゲートはＶSSノード６２に接続されており、切換トラ
ンジスタ４３のゲートは第４入力８３に接続されてい
る。トランジスタ抵抗器５０〜５３のチャネルはすべて
ＶREF ノード６０に接続されている。
【００１１】電圧源回路８は、２つの抵抗器１２および
１４と、２つのトランジスタ１６および１８からなる。
電圧ＶCCは、電圧源回路８に対する入力であり、電圧源
回路８の出力はＶREF ノード６０である。トランジスタ
１６および１８はＰチャネルであり、抵抗器として動作
するよう構成されている。抵抗器１４とトランジスタ１
６は、ＶCCおよびＶREF ノード６０間に直列に接続され
ており、トランジスタ１８と抵抗器１２は、ＶCCおよび
アース間で直列に接続されている。トランジスタ１８の
ゲートは、抵抗器１４とトランジスタ１６のソースに接
続され、トランジスタ１６のゲートは、抵抗器１２とト
ランジスタ１８のドレインに接続されている。さらに、
トランジスタ１６のチャネルは同トランジスタ１６のソ
ースに接続され、トランジスタ１８のチャネルはＶCCに
接続されている。
１４と、２つのトランジスタ１６および１８からなる。
電圧ＶCCは、電圧源回路８に対する入力であり、電圧源
回路８の出力はＶREF ノード６０である。トランジスタ
１６および１８はＰチャネルであり、抵抗器として動作
するよう構成されている。抵抗器１４とトランジスタ１
６は、ＶCCおよびＶREF ノード６０間に直列に接続され
ており、トランジスタ１８と抵抗器１２は、ＶCCおよび
アース間で直列に接続されている。トランジスタ１８の
ゲートは、抵抗器１４とトランジスタ１６のソースに接
続され、トランジスタ１６のゲートは、抵抗器１２とト
ランジスタ１８のドレインに接続されている。さらに、
トランジスタ１６のチャネルは同トランジスタ１６のソ
ースに接続され、トランジスタ１８のチャネルはＶCCに
接続されている。
【００１２】このように構成された電圧調整回路１０に
おいては、電圧源回路８を分圧器回路６で分圧された電
圧がＶREF ノード６０に出力され、さらに第１ないし第
４入力８０〜８３の入力状態に応じて切換トランジスタ
４０〜４３を選択的にオン、オフさせ、その結果トラン
ジスタ抵抗器５０〜５３を選択的に短絡あるいは動作可
能状態としてトランジスタ抵抗器５０〜５３全体の抵抗
値を任意に設定することにより、任意の電圧をＶREF ノ
ード６０に得ることができる。このような動作を以下詳
述する。
おいては、電圧源回路８を分圧器回路６で分圧された電
圧がＶREF ノード６０に出力され、さらに第１ないし第
４入力８０〜８３の入力状態に応じて切換トランジスタ
４０〜４３を選択的にオン、オフさせ、その結果トラン
ジスタ抵抗器５０〜５３を選択的に短絡あるいは動作可
能状態としてトランジスタ抵抗器５０〜５３全体の抵抗
値を任意に設定することにより、任意の電圧をＶREF ノ
ード６０に得ることができる。このような動作を以下詳
述する。
【００１３】トランジスタ抵抗器５０〜５３は、第１な
いし第４入力８０〜８３において適正な電圧設定を行う
ことにより、単独で、またはそれを組み合わせた形で選
択される。この第１ないし第４入力８０〜８３は、切換
トランジスタ４０〜４３をオンまたはオフ状態のいずれ
かに保持するのに必要な電圧レベルである。切換トラン
ジスタ４０がオン状態にあるとき、対応するトランジス
タ抵抗器５０はバイパス（短絡）される。切換トランジ
スタ４０がオンになると、切換トランジスタ４０を通る
抵抗は、基本的にコンダクタとして働き、ＶREF ノード
６０から第１ノード７０までをショートさせ、電流は、
トランジスタ抵抗器５０を通らずに、切換トランジスタ
４０を通って流れる。第１入力８０における電圧レベル
が切換トランジスタ４０をオフにするような水準にある
場合、切換トランジスタ４０はオフ状態つまり不導通状
態となることから、トランジスタ抵抗器５０の両端の間
に電圧降下が生じる。切換トランジスタ４０がＰチャネ
ル素子となっている本実施形態では、ゲート電圧がソー
ス電圧よりも１Ｖ程度下回る場合、切換トランジスタ４
０はオフ状態である。このため、第１入力８０における
ＶCCなどの高い電圧は、切換トランジスタ４０をオフに
するには充分である。
いし第４入力８０〜８３において適正な電圧設定を行う
ことにより、単独で、またはそれを組み合わせた形で選
択される。この第１ないし第４入力８０〜８３は、切換
トランジスタ４０〜４３をオンまたはオフ状態のいずれ
かに保持するのに必要な電圧レベルである。切換トラン
ジスタ４０がオン状態にあるとき、対応するトランジス
タ抵抗器５０はバイパス（短絡）される。切換トランジ
スタ４０がオンになると、切換トランジスタ４０を通る
抵抗は、基本的にコンダクタとして働き、ＶREF ノード
６０から第１ノード７０までをショートさせ、電流は、
トランジスタ抵抗器５０を通らずに、切換トランジスタ
４０を通って流れる。第１入力８０における電圧レベル
が切換トランジスタ４０をオフにするような水準にある
場合、切換トランジスタ４０はオフ状態つまり不導通状
態となることから、トランジスタ抵抗器５０の両端の間
に電圧降下が生じる。切換トランジスタ４０がＰチャネ
ル素子となっている本実施形態では、ゲート電圧がソー
ス電圧よりも１Ｖ程度下回る場合、切換トランジスタ４
０はオフ状態である。このため、第１入力８０における
ＶCCなどの高い電圧は、切換トランジスタ４０をオフに
するには充分である。
【００１４】他のトランジスタ抵抗器５１〜５３も同様
にプログラムされる。そして、第１ないし第３入力８０
〜８３の多様な組み合わせを選ぶことにより、個々のト
ランジスタ抵抗器５０〜５３やその任意の組み合わせを
選択して広範囲の抵抗値を設定することができ、その結
果、いくつかの異なる水準の出力電圧がＶREF ノード６
０に得られる。なお、図１においては、ＶREF ノード６
０にトランジスタ抵抗器５０〜５３の各チャネルも接続
されている。このような構成で、トランジスタ抵抗器５
０〜５３の抵抗値を修正し、更に任意の出力電圧をＶ
REF ノード６０に得ることができる。
にプログラムされる。そして、第１ないし第３入力８０
〜８３の多様な組み合わせを選ぶことにより、個々のト
ランジスタ抵抗器５０〜５３やその任意の組み合わせを
選択して広範囲の抵抗値を設定することができ、その結
果、いくつかの異なる水準の出力電圧がＶREF ノード６
０に得られる。なお、図１においては、ＶREF ノード６
０にトランジスタ抵抗器５０〜５３の各チャネルも接続
されている。このような構成で、トランジスタ抵抗器５
０〜５３の抵抗値を修正し、更に任意の出力電圧をＶ
REF ノード６０に得ることができる。
【００１５】図２は、図１に示した分圧器回路６の好適
なチップ配列を表している。図２では、トランジスタ抵
抗器５０〜５３の形状がどのように異なる形を取るかに
よって各トランジスタ抵抗器に種々の抵抗値を設定して
いるのかを示している。図２に示すように、切換トラン
ジスタ４０〜４３は、図の下方に横長に配置されてお
り、その下に第１ないし第４入力８０〜８３が加えられ
ている。その上方には、トランジスタ抵抗器５０〜５３
が配置されている。トランジスタ抵抗器５０はトランジ
スタ抵抗器５１よりも長く、また、トランジスタ抵抗器
５１はトランジスタ抵抗器５２よりも長く、さらに、ト
ランジスタ抵抗器５２はトランジスタ抵抗器５３よりも
長さが長い。抵抗器の長さが長いほど、抵抗が大きい。
なチップ配列を表している。図２では、トランジスタ抵
抗器５０〜５３の形状がどのように異なる形を取るかに
よって各トランジスタ抵抗器に種々の抵抗値を設定して
いるのかを示している。図２に示すように、切換トラン
ジスタ４０〜４３は、図の下方に横長に配置されてお
り、その下に第１ないし第４入力８０〜８３が加えられ
ている。その上方には、トランジスタ抵抗器５０〜５３
が配置されている。トランジスタ抵抗器５０はトランジ
スタ抵抗器５１よりも長く、また、トランジスタ抵抗器
５１はトランジスタ抵抗器５２よりも長く、さらに、ト
ランジスタ抵抗器５２はトランジスタ抵抗器５３よりも
長さが長い。抵抗器の長さが長いほど、抵抗が大きい。
【００１６】ＶREF ノード６０は、図２の左側に縦長に
延びており、ＶSSノード６２は同図の右側に縦長に延び
ている。第１ノード７０、第２ノード７１、および第３
ノード７２も、切換トランジスタ４０と４１、４１と４
２、４２と４３の各接点から縦長に延びている。ＶREF
ノード６０、第１ないし第３ノード７０〜７２、および
ＶSSノード６２は、金属、ドーピングされたポリシリコ
ン、ポリサイド等の適した導体により形成される。図２
では、ＶREF ノード６０および第１ノード７０を表す導
体が最長のトランジスタ抵抗器５０の側面に配置されて
いることから、この導体が最も長い。第２ノード７１、
第３ノード７２、およびＶSSノード６２の導体は、それ
ぞれ対応するトランジスタ抵抗器５１、５２および５３
の長さが徐々に短くなることから、次第に短くなる。
延びており、ＶSSノード６２は同図の右側に縦長に延び
ている。第１ノード７０、第２ノード７１、および第３
ノード７２も、切換トランジスタ４０と４１、４１と４
２、４２と４３の各接点から縦長に延びている。ＶREF
ノード６０、第１ないし第３ノード７０〜７２、および
ＶSSノード６２は、金属、ドーピングされたポリシリコ
ン、ポリサイド等の適した導体により形成される。図２
では、ＶREF ノード６０および第１ノード７０を表す導
体が最長のトランジスタ抵抗器５０の側面に配置されて
いることから、この導体が最も長い。第２ノード７１、
第３ノード７２、およびＶSSノード６２の導体は、それ
ぞれ対応するトランジスタ抵抗器５１、５２および５３
の長さが徐々に短くなることから、次第に短くなる。
【００１７】図３は、図２のチップ配列に関する図２の
Ｃ−Ｃ線断面図である。図３では、Ｐ基板１８０内にＮ
井戸形層１８２が形成され、このＮ井戸形層１８２内お
よびその上部にＰ型トランジスタ抵抗器５０〜５３およ
び切換トランジスタ４０〜４３が形成される。トランジ
スタ抵抗器５０について説明すると、ソースおよびドレ
イン領域１８４、１８６がＮ井戸形層１８２内にＰ＋領
域として形成されている。さらに、ゲート電極１８８
が、Ｎ井戸形層１８２の表面の上部に形成されている。
ゲート電極１８８は、ポリシリコン、ポリサイド、金属
性導体、または、集積回路構成に通常用いられるような
別の導体により形成される。ゲート電極の下方にある酸
化パッドや、絶縁酸化膜等の絶縁機構、準位間誘電体、
およびパッシベーション膜は、集積回路の断面図に通常
見られる他の領域と同様に図３には示されていないが、
図の簡便化を図るため省略されていることは言うまでも
ない。また、上記のゲート電極１８８やソースおよびド
レイン領域１８４，１８６と同様にゲート電極ならびに
ソースおよびドレイン領域を形成することにより、トラ
ンジスタ抵抗器５０の右側にあるトランジスタ抵抗器５
１、５２および５３が形成されている。
Ｃ−Ｃ線断面図である。図３では、Ｐ基板１８０内にＮ
井戸形層１８２が形成され、このＮ井戸形層１８２内お
よびその上部にＰ型トランジスタ抵抗器５０〜５３およ
び切換トランジスタ４０〜４３が形成される。トランジ
スタ抵抗器５０について説明すると、ソースおよびドレ
イン領域１８４、１８６がＮ井戸形層１８２内にＰ＋領
域として形成されている。さらに、ゲート電極１８８
が、Ｎ井戸形層１８２の表面の上部に形成されている。
ゲート電極１８８は、ポリシリコン、ポリサイド、金属
性導体、または、集積回路構成に通常用いられるような
別の導体により形成される。ゲート電極の下方にある酸
化パッドや、絶縁酸化膜等の絶縁機構、準位間誘電体、
およびパッシベーション膜は、集積回路の断面図に通常
見られる他の領域と同様に図３には示されていないが、
図の簡便化を図るため省略されていることは言うまでも
ない。また、上記のゲート電極１８８やソースおよびド
レイン領域１８４，１８６と同様にゲート電極ならびに
ソースおよびドレイン領域を形成することにより、トラ
ンジスタ抵抗器５０の右側にあるトランジスタ抵抗器５
１、５２および５３が形成されている。
【００１８】図３のトランジスタ抵抗器５０の左側とト
ランジスタ抵抗器５３の右側には、Ｎ＋という不純物を
有する領域１９０および１９２が形成されている。この
２つの領域１９０、１９２は、Ｎ井戸形層１８２内の不
純物濃度よりも高い濃度にドーピングされている。そし
て、領域１９０および１９２はＶREF ノード６０に接続
され、ＶREF ノード６０はトランジスタ抵抗器５０のソ
ース領域１８４に接続されている。ＶSSノード６２はト
ランジスタ抵抗器５０〜５３の各々のゲートに接続さ
れ、かつ、トランジスタ抵抗器５３のドレイン領域にも
接続されている。
ランジスタ抵抗器５３の右側には、Ｎ＋という不純物を
有する領域１９０および１９２が形成されている。この
２つの領域１９０、１９２は、Ｎ井戸形層１８２内の不
純物濃度よりも高い濃度にドーピングされている。そし
て、領域１９０および１９２はＶREF ノード６０に接続
され、ＶREF ノード６０はトランジスタ抵抗器５０のソ
ース領域１８４に接続されている。ＶSSノード６２はト
ランジスタ抵抗器５０〜５３の各々のゲートに接続さ
れ、かつ、トランジスタ抵抗器５３のドレイン領域にも
接続されている。
【００１９】図８は、既に述べたように従来技術の回路
である。この回路の不利益な点は、イネーブル切換トラ
ンジスタ３４〜３７だけでなく、切換トランジスタ３０
〜３３もｎチャネルトランジスタであるのに対し、抵抗
器２０〜２３として構成されたトランジスタはＰチャネ
ルトランジスタであることであった。２つの相異なるタ
イプのトランジスタを使用すると、集積回路内の、この
技術の配列に必要な領域が増大することから、それだけ
他の構成部品に使用できる余地が少なくなる。図９は従
来技術による回路のチップ配列を示す図であるが、この
図９の配列と図２の配列を比較した場合に、このことは
明らかである。図９の配列にはガードリングが含まれて
いるが、図９の配列では１６７０平方ミクロンの領域を
必要とし、この領域において、抵抗器２０〜２３は、幅
１０ミクロン、長さがそれぞれ、１４．８、１２．５、
１０．６、９ミクロンとなっている。これと比較して、
本発明の図２の配列では、Ｐチャネルトランジスタのみ
であるから、トランジスタ抵抗器５０〜５３に従来技術
の抵抗器２０〜２３と同じ寸法を用いた場合、わずか１
３００平方ミクロンの面積しか必要とせず、この値は約
２２％の減少に当たる。また、本発明は、従来技術に比
べ、必要となるトランジスタが少ないため、これによ
り、集積回路上における配列に必要な面積がさらに減少
することは明らかである。
である。この回路の不利益な点は、イネーブル切換トラ
ンジスタ３４〜３７だけでなく、切換トランジスタ３０
〜３３もｎチャネルトランジスタであるのに対し、抵抗
器２０〜２３として構成されたトランジスタはＰチャネ
ルトランジスタであることであった。２つの相異なるタ
イプのトランジスタを使用すると、集積回路内の、この
技術の配列に必要な領域が増大することから、それだけ
他の構成部品に使用できる余地が少なくなる。図９は従
来技術による回路のチップ配列を示す図であるが、この
図９の配列と図２の配列を比較した場合に、このことは
明らかである。図９の配列にはガードリングが含まれて
いるが、図９の配列では１６７０平方ミクロンの領域を
必要とし、この領域において、抵抗器２０〜２３は、幅
１０ミクロン、長さがそれぞれ、１４．８、１２．５、
１０．６、９ミクロンとなっている。これと比較して、
本発明の図２の配列では、Ｐチャネルトランジスタのみ
であるから、トランジスタ抵抗器５０〜５３に従来技術
の抵抗器２０〜２３と同じ寸法を用いた場合、わずか１
３００平方ミクロンの面積しか必要とせず、この値は約
２２％の減少に当たる。また、本発明は、従来技術に比
べ、必要となるトランジスタが少ないため、これによ
り、集積回路上における配列に必要な面積がさらに減少
することは明らかである。
【００２０】図４は、本発明における分圧器回路６の他
の例を示す。この分圧器回路６においては、トランジス
タ抵抗器１０１が１つの抵抗器トランジスタ１０１ａ、
トランジスタ抵抗器１０２が２つの抵抗器トランジスタ
１０２ａ，１０２ｂ、トランジスタ抵抗器１０３が３つ
の抵抗器トランジスタ１０３ａ，１０３ｂ，１０３ｃ、
抵抗器トランジスタ１０４が４つの抵抗器トランジスタ
１０４ａ，１０４ｂ，１０４ｃ，１０４ｄで構成されて
おり、抵抗器トランジスタ１０１ａ，１０２ａ，１０２
ｂ，１０３ａ〜１０３ｃ，１０４ａ〜１０４ｄはＶREF
ノード１６０とＶSSノード１６２間に直列に接続されて
いる。
の例を示す。この分圧器回路６においては、トランジス
タ抵抗器１０１が１つの抵抗器トランジスタ１０１ａ、
トランジスタ抵抗器１０２が２つの抵抗器トランジスタ
１０２ａ，１０２ｂ、トランジスタ抵抗器１０３が３つ
の抵抗器トランジスタ１０３ａ，１０３ｂ，１０３ｃ、
抵抗器トランジスタ１０４が４つの抵抗器トランジスタ
１０４ａ，１０４ｂ，１０４ｃ，１０４ｄで構成されて
おり、抵抗器トランジスタ１０１ａ，１０２ａ，１０２
ｂ，１０３ａ〜１０３ｃ，１０４ａ〜１０４ｄはＶREF
ノード１６０とＶSSノード１６２間に直列に接続されて
いる。
【００２１】また、トランジスタ抵抗器１０１の切換ト
ランジスタとして１つの切換トランジスタ１１０が設け
られ、そのゲートが第１入力１５０に接続されている。
さらに、トランジスタ抵抗器１０２の切換トランジスタ
として３つの切換トランジスタ１２０〜１２２が設けら
れ、そのゲートが共通に第２入力１５１に接続されてい
る。さらに、トランジスタ抵抗器１０３の切換トランジ
スタとして４つの切換トランジスタ１３０〜１３３が設
けられ、そのゲートが共通に第３入力１５２に接続され
る。さらに、トランジスタ抵抗器１０４の切換トランジ
スタとして５つの切換トランジスタ１４０〜１４４が設
けられ、そのゲートが共通に第４入力１５３に接続され
ている。
ランジスタとして１つの切換トランジスタ１１０が設け
られ、そのゲートが第１入力１５０に接続されている。
さらに、トランジスタ抵抗器１０２の切換トランジスタ
として３つの切換トランジスタ１２０〜１２２が設けら
れ、そのゲートが共通に第２入力１５１に接続されてい
る。さらに、トランジスタ抵抗器１０３の切換トランジ
スタとして４つの切換トランジスタ１３０〜１３３が設
けられ、そのゲートが共通に第３入力１５２に接続され
る。さらに、トランジスタ抵抗器１０４の切換トランジ
スタとして５つの切換トランジスタ１４０〜１４４が設
けられ、そのゲートが共通に第４入力１５３に接続され
ている。
【００２２】更に接続関係を詳述すると、切換トランジ
スタ１１０は抵抗器トランジスタ１０１ａに並列に接続
される。切換トランジスタ１２０のソースは第１ノード
１７０を介して抵抗器トランジスタ１０２ａのソース、
切換トランジスタ１２１のソースは抵抗器トランジスタ
１０２ｂのソース、切換トランジスタ１２２のソースは
第２ノード１７１を介して抵抗器トランジスタ１０２ｂ
のドレインに各々接続され、切換トランジスタ１２０〜
１２２のドレインは共通接続される。切換トランジスタ
１３０のソースは第２ノード１７１を介して抵抗器トラ
ンジスタ１０３ａのソース、切換トランジスタ１３１の
ソースは抵抗器トランジスタ１０３ｂのソース、切換ト
ランジスタ１３２のソースは抵抗器トランジスタ１０３
ｃのソース、切換トランジスタ１３３のソースは第３ノ
ード１７２を介して抵抗器トランジスタ１０３ｃのドレ
インに各々接続され、切換トランジスタ１３０〜１３３
のドレインは共通に接続される。
スタ１１０は抵抗器トランジスタ１０１ａに並列に接続
される。切換トランジスタ１２０のソースは第１ノード
１７０を介して抵抗器トランジスタ１０２ａのソース、
切換トランジスタ１２１のソースは抵抗器トランジスタ
１０２ｂのソース、切換トランジスタ１２２のソースは
第２ノード１７１を介して抵抗器トランジスタ１０２ｂ
のドレインに各々接続され、切換トランジスタ１２０〜
１２２のドレインは共通接続される。切換トランジスタ
１３０のソースは第２ノード１７１を介して抵抗器トラ
ンジスタ１０３ａのソース、切換トランジスタ１３１の
ソースは抵抗器トランジスタ１０３ｂのソース、切換ト
ランジスタ１３２のソースは抵抗器トランジスタ１０３
ｃのソース、切換トランジスタ１３３のソースは第３ノ
ード１７２を介して抵抗器トランジスタ１０３ｃのドレ
インに各々接続され、切換トランジスタ１３０〜１３３
のドレインは共通に接続される。
【００２３】切換トランジスタ１４０のソースは第３ノ
ード１７２を介して抵抗器トランジスタ１０４ａのソー
ス、切換トランジスタ１４１のソースは抵抗器トランジ
スタ１０４ｂのソース、切換トランジスタ１４２のソー
スは抵抗器トランジスタ１０４ｃのソース、切換トラン
ジスタ１４３のソースは抵抗器トランジスタ１０４ｄの
ソースに各々接続され、切換トランジスタ１４４のソー
スと切換トランジスタ１４０〜１４３のドレインは共通
接続される。また、切換トランジスタ１４４のドレイン
はＶSSノード１６２に接続される。
ード１７２を介して抵抗器トランジスタ１０４ａのソー
ス、切換トランジスタ１４１のソースは抵抗器トランジ
スタ１０４ｂのソース、切換トランジスタ１４２のソー
スは抵抗器トランジスタ１０４ｃのソース、切換トラン
ジスタ１４３のソースは抵抗器トランジスタ１０４ｄの
ソースに各々接続され、切換トランジスタ１４４のソー
スと切換トランジスタ１４０〜１４３のドレインは共通
接続される。また、切換トランジスタ１４４のドレイン
はＶSSノード１６２に接続される。
【００２４】なお、切換トランジスタ１１０、１２０〜
１２２、１３０〜１３３、１４０〜１４４および抵抗器
トランジスタ１０１ａ、１０２ａ、１０２ｂ、１０３ａ
〜１０３ｃ、１０４ａ〜１０４ｄはすべてＰチャネル型
である。また、この分圧器回路６においても、図１の場
合と同様に、ＶREF ノード１６０に図示しないが電圧源
回路が接続される。ＶREF ノード１６０には抵抗器トラ
ンジスタ１０１ａ、１０２ａ、１０２ｂ、１０３ａ〜１
０３ｃ、１０４ａ〜１０４ｄのチャネルも接続される。
抵抗器トランジスタ１０１ａ、１０２ａ、１０２ｂ、１
０３ａ〜１０３ｃ、１０４ａ〜１０４ｄゲートはＶSSノ
ード１６２に接続される。
１２２、１３０〜１３３、１４０〜１４４および抵抗器
トランジスタ１０１ａ、１０２ａ、１０２ｂ、１０３ａ
〜１０３ｃ、１０４ａ〜１０４ｄはすべてＰチャネル型
である。また、この分圧器回路６においても、図１の場
合と同様に、ＶREF ノード１６０に図示しないが電圧源
回路が接続される。ＶREF ノード１６０には抵抗器トラ
ンジスタ１０１ａ、１０２ａ、１０２ｂ、１０３ａ〜１
０３ｃ、１０４ａ〜１０４ｄのチャネルも接続される。
抵抗器トランジスタ１０１ａ、１０２ａ、１０２ｂ、１
０３ａ〜１０３ｃ、１０４ａ〜１０４ｄゲートはＶSSノ
ード１６２に接続される。
【００２５】このような分圧器回路６においては、第１
ないし第４入力１５０〜１５３の入力状態に応じて、ト
ランジスタ抵抗器単位ですべての抵抗器トランジスタが
短絡または動作可能となる。そして、このようにしてト
ランジスタ抵抗器１０１〜１０４の抵抗値を調整するこ
とにより、ＶREF ノード１６０に任意の電圧を得ること
ができる。この動作の詳細を以下に述べる。
ないし第４入力１５０〜１５３の入力状態に応じて、ト
ランジスタ抵抗器単位ですべての抵抗器トランジスタが
短絡または動作可能となる。そして、このようにしてト
ランジスタ抵抗器１０１〜１０４の抵抗値を調整するこ
とにより、ＶREF ノード１６０に任意の電圧を得ること
ができる。この動作の詳細を以下に述べる。
【００２６】各抵抗器トランジスタを短絡または使用可
能状態にする切換トランジスタは、すべて単一の入力に
よってオンまたはオフとなる。具体的に言えば、第１入
力１５０における電圧によって切換トランジスタ１１０
はオンまたはオフになり、第２入力１５１によって切換
トランジスタ１２０〜１２２は同時にオンまたはオフと
なり、第３入力１５２によって切換トランジスタ１３０
〜１３３は同時にオンまたはオフとなり、第４入力１５
３によって切換トランジスタ１４０〜１４４は同時にオ
ンまたはオフとなる。そして、例えば第３入力１５２に
よって切換トランジスタ１３０〜１３３が同時にオンと
なった場合、これによって抵抗器トランジスタ１０３ａ
〜１０３ｃはバイパス（短絡）される。同様に、第３入
力１５２によって切換トランジスタ１３０〜１３３が同
時にオフとなると、抵抗器トランジスタ１０３ａ〜１０
３ｃは使用可能状態となる。切換トランジスタ１３０〜
１３３がＰチャネル素子である図の例では、それぞれの
ゲート電圧が各ソース電圧を１Ｖ程度下回る場合は、オ
フである。このため、ＶCCなどの第３入力１５２におけ
る高い電圧は、切換トランジスタ１３０〜１３３をオフ
にするうえで充分と言える。
能状態にする切換トランジスタは、すべて単一の入力に
よってオンまたはオフとなる。具体的に言えば、第１入
力１５０における電圧によって切換トランジスタ１１０
はオンまたはオフになり、第２入力１５１によって切換
トランジスタ１２０〜１２２は同時にオンまたはオフと
なり、第３入力１５２によって切換トランジスタ１３０
〜１３３は同時にオンまたはオフとなり、第４入力１５
３によって切換トランジスタ１４０〜１４４は同時にオ
ンまたはオフとなる。そして、例えば第３入力１５２に
よって切換トランジスタ１３０〜１３３が同時にオンと
なった場合、これによって抵抗器トランジスタ１０３ａ
〜１０３ｃはバイパス（短絡）される。同様に、第３入
力１５２によって切換トランジスタ１３０〜１３３が同
時にオフとなると、抵抗器トランジスタ１０３ａ〜１０
３ｃは使用可能状態となる。切換トランジスタ１３０〜
１３３がＰチャネル素子である図の例では、それぞれの
ゲート電圧が各ソース電圧を１Ｖ程度下回る場合は、オ
フである。このため、ＶCCなどの第３入力１５２におけ
る高い電圧は、切換トランジスタ１３０〜１３３をオフ
にするうえで充分と言える。
【００２７】ＶREF ノード１６０において所望の電圧を
得るために、図４に示す一連のＰチャネル切換トランジ
スタ１１０、１２０〜１２２、１３０〜１３３および１
４０〜１４４を用いてトランジスタ抵抗器１０１〜１０
４を使用可能状態または使用禁止状態にすることができ
る。例えば、トランジスタ抵抗器１０２を選択する場合
は、第１入力１５０はローとなり、これによって切換ト
ランジスタ１１０がオンとなり、ＶREF ノード１６０か
ら第１ノード１７０までをショートすることから、トラ
ンジスタ抵抗器１０１が使用禁止状態となる。第３入力
１５２もローになると、切換トランジスタ１３０〜１３
３が同時にオンとなり、第２ノード１７１から第３ノー
ド１７２までがショートすることから、トランジスタ抵
抗器１０３が使用禁止状態となる。さらに、第４入力１
５３もローになると、切換トランジスタ１４０〜１４４
が同時にオンとなり、第３ノード１７２からＶSSノード
１６２までがショートすることから、トランジスタ抵抗
器ブロック１０４が使用禁止状態となる。最後に、第２
入力１５１がハイになると、切換トランジスタ１２０〜
１２２が同時にオフとなることから、トランジスタ抵抗
器ブロック１０２が使用可能状態となり、第１ノード１
７０は第２ノード１７１から切り離される。
得るために、図４に示す一連のＰチャネル切換トランジ
スタ１１０、１２０〜１２２、１３０〜１３３および１
４０〜１４４を用いてトランジスタ抵抗器１０１〜１０
４を使用可能状態または使用禁止状態にすることができ
る。例えば、トランジスタ抵抗器１０２を選択する場合
は、第１入力１５０はローとなり、これによって切換ト
ランジスタ１１０がオンとなり、ＶREF ノード１６０か
ら第１ノード１７０までをショートすることから、トラ
ンジスタ抵抗器１０１が使用禁止状態となる。第３入力
１５２もローになると、切換トランジスタ１３０〜１３
３が同時にオンとなり、第２ノード１７１から第３ノー
ド１７２までがショートすることから、トランジスタ抵
抗器１０３が使用禁止状態となる。さらに、第４入力１
５３もローになると、切換トランジスタ１４０〜１４４
が同時にオンとなり、第３ノード１７２からＶSSノード
１６２までがショートすることから、トランジスタ抵抗
器ブロック１０４が使用禁止状態となる。最後に、第２
入力１５１がハイになると、切換トランジスタ１２０〜
１２２が同時にオフとなることから、トランジスタ抵抗
器ブロック１０２が使用可能状態となり、第１ノード１
７０は第２ノード１７１から切り離される。
【００２８】このように第１ないし第４入力１５０〜１
５３の多様な組み合わせを選択することにより、個々の
トランジスタ抵抗器１０１〜１０４またはその任意の組
み合わせを選んで広範囲にわたる抵抗値を実現すること
ができ、その結果、ＶREF ノード１６０において種々の
電圧レベルをいくつか設定できる。さらに、各トランジ
スタ抵抗器に抵抗器トランジスタを付け加えたり削除す
ることによって、より広範囲な抵抗値が得られ、より広
範囲な電圧設定が可能となる。
５３の多様な組み合わせを選択することにより、個々の
トランジスタ抵抗器１０１〜１０４またはその任意の組
み合わせを選んで広範囲にわたる抵抗値を実現すること
ができ、その結果、ＶREF ノード１６０において種々の
電圧レベルをいくつか設定できる。さらに、各トランジ
スタ抵抗器に抵抗器トランジスタを付け加えたり削除す
ることによって、より広範囲な抵抗値が得られ、より広
範囲な電圧設定が可能となる。
【００２９】図５は、図４の回路に関するチップ配列図
である。この配列例では、各抵抗器トランジスタ１０１
ａ、１０２ａ〜１０２ｂ、１０３ａ〜１０３ｃおよび１
０４ａ〜１０４ｄが、上から見た場合、Ｕ型である。こ
の形は、トランジスタ抵抗器１０１の抵抗器トランジス
タ１０１ａで明確である。各Ｕ型の縦長の部材内の領域
と、互いに隣合うＵ型間の領域は、有効ゲートポリシリ
コンから構成されており、一方、非Ｕ型領域は、非有効
ゲートポリシリコンにより構成されている。図５に示す
ように、切換トランジスタ１１０、１２０〜１２２、１
３０〜１３３および１４０〜１４４は、トランジスタ抵
抗器ブロック１０１〜１０４の下方に横長に配置されて
おり、さらにその下方に、第１ないし第４入力１５０〜
１５３が配置されている。ＶSSノード１６２は、全側面
の外辺部周囲を取り囲んでおり、それぞれの個々の抵抗
器トランジスタのゲートと抵抗器トランジスタ１０４ｄ
および切換トランジスタ１４４のドレインに接続されて
いる。ＶREF ノード１６０は、切換トランジスタ１１０
およびトランジスタ抵抗器１０１間に位置する図の左側
に配置されている。第１ないし第３ノード１７０〜１７
２は、ＶREF ノード１６０の水平線上に配置されてい
る。また、ＶREF ノード１６０、第１ないし第３ノード
１７０〜１７２、およびＶSSノード１６２は、金属、ド
ーピングされたポリシリコン、ポリサイド、または他の
適した導体により形成されている。
である。この配列例では、各抵抗器トランジスタ１０１
ａ、１０２ａ〜１０２ｂ、１０３ａ〜１０３ｃおよび１
０４ａ〜１０４ｄが、上から見た場合、Ｕ型である。こ
の形は、トランジスタ抵抗器１０１の抵抗器トランジス
タ１０１ａで明確である。各Ｕ型の縦長の部材内の領域
と、互いに隣合うＵ型間の領域は、有効ゲートポリシリ
コンから構成されており、一方、非Ｕ型領域は、非有効
ゲートポリシリコンにより構成されている。図５に示す
ように、切換トランジスタ１１０、１２０〜１２２、１
３０〜１３３および１４０〜１４４は、トランジスタ抵
抗器ブロック１０１〜１０４の下方に横長に配置されて
おり、さらにその下方に、第１ないし第４入力１５０〜
１５３が配置されている。ＶSSノード１６２は、全側面
の外辺部周囲を取り囲んでおり、それぞれの個々の抵抗
器トランジスタのゲートと抵抗器トランジスタ１０４ｄ
および切換トランジスタ１４４のドレインに接続されて
いる。ＶREF ノード１６０は、切換トランジスタ１１０
およびトランジスタ抵抗器１０１間に位置する図の左側
に配置されている。第１ないし第３ノード１７０〜１７
２は、ＶREF ノード１６０の水平線上に配置されてい
る。また、ＶREF ノード１６０、第１ないし第３ノード
１７０〜１７２、およびＶSSノード１６２は、金属、ド
ーピングされたポリシリコン、ポリサイド、または他の
適した導体により形成されている。
【００３０】各トランジスタ抵抗器１０２、１０３およ
び１０４は、それぞれ従来型のものよりも抵抗器トラン
ジスタを多く有していることから、従来型よりも抵抗値
が大きい。例えば、トランジスタ抵抗器ブロック１０１
は抵抗器トランジスタを１つだけ有しているが、トラン
ジスタ抵抗器１０２は、直列に接続された抵抗器トラン
ジスタ１０２ａおよび抵抗器トランジスタ１０２ｂによ
り構成されている。さらに、トランジスタ抵抗器１０３
は、直列に接続された抵抗器トランジスタ１０３ａ、抵
抗器トランジスタ１０３ｂ、および抵抗器トランジスタ
１０３ｃにより構成されている。最後に、トランジスタ
抵抗器１０４は、直列に接続された抵抗器トランジスタ
１０４ａ、抵抗器トランジスタ１０４ｂ、抵抗器トラン
ジスタ１０４ｃ、および抵抗器トランジスタ１０４ｄに
より構成されている。このように抵抗器トランジスタを
追加していくだけで、任意数の抵抗値を生成可能なこと
は明らかである。図５の領域は、１４００平方ミクロン
である。この領域は図９の従来技術の配列による領域よ
りも狭い。また、図５のトランジスタの縦横比は、他の
図のいずれとも異なっている。
び１０４は、それぞれ従来型のものよりも抵抗器トラン
ジスタを多く有していることから、従来型よりも抵抗値
が大きい。例えば、トランジスタ抵抗器ブロック１０１
は抵抗器トランジスタを１つだけ有しているが、トラン
ジスタ抵抗器１０２は、直列に接続された抵抗器トラン
ジスタ１０２ａおよび抵抗器トランジスタ１０２ｂによ
り構成されている。さらに、トランジスタ抵抗器１０３
は、直列に接続された抵抗器トランジスタ１０３ａ、抵
抗器トランジスタ１０３ｂ、および抵抗器トランジスタ
１０３ｃにより構成されている。最後に、トランジスタ
抵抗器１０４は、直列に接続された抵抗器トランジスタ
１０４ａ、抵抗器トランジスタ１０４ｂ、抵抗器トラン
ジスタ１０４ｃ、および抵抗器トランジスタ１０４ｄに
より構成されている。このように抵抗器トランジスタを
追加していくだけで、任意数の抵抗値を生成可能なこと
は明らかである。図５の領域は、１４００平方ミクロン
である。この領域は図９の従来技術の配列による領域よ
りも狭い。また、図５のトランジスタの縦横比は、他の
図のいずれとも異なっている。
【００３１】図６は、図５のチップ配列に関する図５の
Ａ−Ａ線断面図である。図３と同様に、Ｎ井戸形層１９
４がＰ基板１９６内に形成されている。そして、抵抗器
トランジスタおよび切換トランジスタのＰチャネルトラ
ンジスタは、Ｎ井戸形層１９４の内部およびその上方に
形成されている。
Ａ−Ａ線断面図である。図３と同様に、Ｎ井戸形層１９
４がＰ基板１９６内に形成されている。そして、抵抗器
トランジスタおよび切換トランジスタのＰチャネルトラ
ンジスタは、Ｎ井戸形層１９４の内部およびその上方に
形成されている。
【００３２】図６の断面は、抵抗器トランジスタ１０２
ａの縦長の部材の１つに沿って取られたものである。こ
のため、図６の断面図では、抵抗器トランジスタ１０２
ａと切換トランジスタ１２１のみが示されている。切換
トランジスタ１２１のドレイン領域１９８と接続されて
いる線Ｎ６７８は、切換トランジスタ１２０〜１２２の
共通ドレインノードを表している。この図では、図３と
同様に、ゲート電極の下方にある酸化パッドや、絶縁酸
化膜等の絶縁機構、準位間誘電体、およびパッシベーシ
ョンなどの集積回路の断面図に通常見られる領域が、図
の簡便化を図るために省略されている。
ａの縦長の部材の１つに沿って取られたものである。こ
のため、図６の断面図では、抵抗器トランジスタ１０２
ａと切換トランジスタ１２１のみが示されている。切換
トランジスタ１２１のドレイン領域１９８と接続されて
いる線Ｎ６７８は、切換トランジスタ１２０〜１２２の
共通ドレインノードを表している。この図では、図３と
同様に、ゲート電極の下方にある酸化パッドや、絶縁酸
化膜等の絶縁機構、準位間誘電体、およびパッシベーシ
ョンなどの集積回路の断面図に通常見られる領域が、図
の簡便化を図るために省略されている。
【００３３】図７は、図１の回路の他のチップ配列であ
る。したがって、図７に使用されている参照数字には、
図１および図２と同じ数字が用いられている。図７で
は、トランジスタ抵抗器の一部がＵ型に構成され、この
点においては図５と似ている。したがって、図５のＡ−
Ａ線と同様の線に沿って得られる図７の断面は、図６に
示されている図５の断面によく似たものとなる。図７に
は、矩形の１領域とゲートポリシリコンに形成されたＵ
型の領域がいくつか示されている。この矩形領域、各Ｕ
型の縦長の部材内の各領域、および隣接するＵ型間の各
領域は有効ゲートポリシリコンにより構成されている
が、他の領域は非有効ゲートポリシリコンにより構成さ
れている。図７において、トランジスタ抵抗器５０は矩
形の抵抗器トランジスタから成り、また、トランジスタ
抵抗器５１は単一のＵ型抵抗器トランジスタから成り、
さらに、トランジスタ抵抗器５２は２つのＵ型抵抗器ト
ランジスタから成り、最後に、トランジスタ抵抗器５３
は３つのＵ型抵抗器トランジスタにより構成されてい
る。切換トランジスタ４０〜４３は、トランジスタ抵抗
器５０〜５３の下方に配置され、第１ないし第４入力８
０〜８３は、その下に配置されている。
る。したがって、図７に使用されている参照数字には、
図１および図２と同じ数字が用いられている。図７で
は、トランジスタ抵抗器の一部がＵ型に構成され、この
点においては図５と似ている。したがって、図５のＡ−
Ａ線と同様の線に沿って得られる図７の断面は、図６に
示されている図５の断面によく似たものとなる。図７に
は、矩形の１領域とゲートポリシリコンに形成されたＵ
型の領域がいくつか示されている。この矩形領域、各Ｕ
型の縦長の部材内の各領域、および隣接するＵ型間の各
領域は有効ゲートポリシリコンにより構成されている
が、他の領域は非有効ゲートポリシリコンにより構成さ
れている。図７において、トランジスタ抵抗器５０は矩
形の抵抗器トランジスタから成り、また、トランジスタ
抵抗器５１は単一のＵ型抵抗器トランジスタから成り、
さらに、トランジスタ抵抗器５２は２つのＵ型抵抗器ト
ランジスタから成り、最後に、トランジスタ抵抗器５３
は３つのＵ型抵抗器トランジスタにより構成されてい
る。切換トランジスタ４０〜４３は、トランジスタ抵抗
器５０〜５３の下方に配置され、第１ないし第４入力８
０〜８３は、その下に配置されている。
【００３４】図１０は従来技術の参考例を示す回路図、
図１１は図１０の回路のチップ配列を図７のチップ配列
と対比するために示した図である。図７と図１１の面積
はどちらも約１１２５平方ミクロンであるが、図１０の
従来技術による電圧調整回路は、関連する選択トランジ
スタを一切有していないことから、プログラム可能では
ない。また、図１０では、一回しか使用できない金属オ
プション２１０〜２１３のみを備えているが、これでは
電圧調整手段としては不充分である。これに対して本発
明の回路によれば、図７に示すように面積を小さくでき
た上で、入力信号に応じて種々の電圧に柔軟に調整でき
る。
図１１は図１０の回路のチップ配列を図７のチップ配列
と対比するために示した図である。図７と図１１の面積
はどちらも約１１２５平方ミクロンであるが、図１０の
従来技術による電圧調整回路は、関連する選択トランジ
スタを一切有していないことから、プログラム可能では
ない。また、図１０では、一回しか使用できない金属オ
プション２１０〜２１３のみを備えているが、これでは
電圧調整手段としては不充分である。これに対して本発
明の回路によれば、図７に示すように面積を小さくでき
た上で、入力信号に応じて種々の電圧に柔軟に調整でき
る。
【００３５】また、本発明の回路によれば、切換トラン
ジスタと抵抗器トランジスタによって使用される領域が
部分的に重複するという点において、集積回路上のスペ
ースを一層節約していると言える。このことは、図５を
見ると明らかである。例えば、切換トランジスタ１４０
〜１４４は、トランジスタ抵抗器１０４の抵抗器トラン
ジスタ１０４ａ〜１０４ｄによって使用される領域と重
複している。同じような配列がトランジスタ抵抗器１０
１〜１０３に対しても行われている。
ジスタと抵抗器トランジスタによって使用される領域が
部分的に重複するという点において、集積回路上のスペ
ースを一層節約していると言える。このことは、図５を
見ると明らかである。例えば、切換トランジスタ１４０
〜１４４は、トランジスタ抵抗器１０４の抵抗器トラン
ジスタ１０４ａ〜１０４ｄによって使用される領域と重
複している。同じような配列がトランジスタ抵抗器１０
１〜１０３に対しても行われている。
【００３６】なお、図および図４の回路では、切換トラ
ンジスタおよびトランジスタ抵抗器がすべてＰチャネル
トランジスタであるが、Ｎチャネルトランジスタとする
こともできる。
ンジスタおよびトランジスタ抵抗器がすべてＰチャネル
トランジスタであるが、Ｎチャネルトランジスタとする
こともできる。
【００３７】
【発明の効果】このように本発明の電圧調整回路によれ
ば、切換トランジスタの入力に応じて柔軟に種々の電圧
に調整でき、しかも切換トランジスタと抵抗器のトラン
ジスタを同一型とできるので、集積回路上で使用される
スペースを最小限に抑えることができる。また、各抵抗
器のトランジスタの個数を変えたり、各抵抗器のトラン
ジスタの内部抵抗を変えたりすることによって、より柔
軟な電圧調整が可能となる。
ば、切換トランジスタの入力に応じて柔軟に種々の電圧
に調整でき、しかも切換トランジスタと抵抗器のトラン
ジスタを同一型とできるので、集積回路上で使用される
スペースを最小限に抑えることができる。また、各抵抗
器のトランジスタの個数を変えたり、各抵抗器のトラン
ジスタの内部抵抗を変えたりすることによって、より柔
軟な電圧調整が可能となる。
【図１】本発明による電圧調整回路の実施の形態を示す
回路図。
回路図。
【図２】図１に示す回路のチップ配列を示す平面図。
【図３】図２に示すチップ配列のＣ−Ｃ線に沿っての断
面図。
面図。
【図４】本発明における分圧器回路の他の例を示す回路
図。
図。
【図５】図４に示す回路のチップ配列を示す平面図。
【図６】図５に示すチップ配列のＡ−Ａ線に沿っての断
面図。
面図。
【図７】図１に示す回路の他のチップ配列を示す平面
図。
図。
【図８】従来の電圧調整回路を示す回路図。
【図９】図８に示す従来回路のチップ配列を示す平面
図。
図。
【図１０】従来技術の参考例を示す回路図。
【図１１】図１０の参考例回路のチップ配列を示す平面
図。
図。
６ 分圧器回路 ８ 電圧源回路 １０ 電圧調整回路 ５０〜５３、１０１〜１０４ トランジスタ抵抗器 １０１ａ、１０２ａ、１０２ｂ、１０３ａ〜１０３ｃ、
１０４ａ〜１０４ｄ 抵抗器トランジスタ ４０〜４３、１１０、１２０〜１２２、１３０〜１３
３、１４０〜１４４ 切換トランジスタ ８０〜８３、１５０〜１５３ 第１、第２、第３、第
４入力
１０４ａ〜１０４ｄ 抵抗器トランジスタ ４０〜４３、１１０、１２０〜１２２、１３０〜１３
３、１４０〜１４４ 切換トランジスタ ８０〜８３、１５０〜１５３ 第１、第２、第３、第
４入力
Claims (7)
- 【請求項１】 直列に接続されたトランジスタからなる
複数の抵抗器と、 前記抵抗器の各々に並列に接続され、入力に応じて、各
々の抵抗器を短絡または動作可能状態にする複数の切換
トランジスタとを具備してなる電圧調整回路。 - 【請求項２】 請求項１記載の電圧調整回路において、
抵抗器の各々は１つまたは直列接続の複数のトランジス
タで構成されることを特徴とする電圧調整回路。 - 【請求項３】 請求項１記載の電圧調整回路において、
抵抗器を構成するトランジスタは、抵抗器相互間で異な
る数であることを特徴とする電圧調整回路。 - 【請求項４】 請求項１ないし３のいずれかに記載の電
圧調整回路において、１つの抵抗器が直列接続の複数の
トランジスタで構成される場合、その複数のトランジス
タを一括して短絡または動作可能状態とする切換トラン
ジスタを有することを特徴とする電圧調整回路。 - 【請求項５】 請求項１ないし４のいずれかに記載の電
圧調整回路において、抵抗器を構成するトランジスタ
は、抵抗器相互間で内部抵抗が異なることを特徴とする
電圧調整回路。 - 【請求項６】 請求項１ないし５のいずれかに記載の電
圧調整回路において、抵抗器を構成するトランジスタお
よび切換トランジスタはすべて同一型であることを特徴
とする電圧調整回路。 - 【請求項７】 請求項１ないし６のいずれかに記載の電
圧調整回路において、固定抵抗として作用する電圧源回
路を抵抗器と直列に有することを特徴とする電圧調整回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/472,325 US5504447A (en) | 1995-06-07 | 1995-06-07 | Transistor programmable divider circuit |
| US08/472,325 | 1995-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096448A true JPH096448A (ja) | 1997-01-10 |
Family
ID=23875060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136575A Pending JPH096448A (ja) | 1995-06-07 | 1996-05-30 | 電圧調整回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5504447A (ja) |
| EP (1) | EP0747799B1 (ja) |
| JP (1) | JPH096448A (ja) |
| KR (1) | KR970002529A (ja) |
| DE (1) | DE69601197T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694072A (en) * | 1995-08-28 | 1997-12-02 | Pericom Semiconductor Corp. | Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control |
| JP2917877B2 (ja) * | 1995-10-11 | 1999-07-12 | 日本電気株式会社 | 基準電流発生回路 |
| KR20030053090A (ko) * | 2001-12-22 | 2003-06-28 | 제일모직주식회사 | 가스사출 성형재료로 적합한 스티렌계 열가소성 수지 조성물 |
| US7447964B2 (en) * | 2005-01-03 | 2008-11-04 | International Business Machines Corporation | Difference signal path test and characterization circuit |
| US11947373B2 (en) * | 2022-01-13 | 2024-04-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Electronic device including a low dropout (LDO) regulator |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
| US4495427A (en) * | 1980-12-05 | 1985-01-22 | Rca Corporation | Programmable logic gates and networks |
| NL8201376A (nl) * | 1982-04-01 | 1983-11-01 | Philips Nv | Schakeling voor het versterken en/of verzwakken van een signaal. |
| US4500845A (en) * | 1983-03-15 | 1985-02-19 | Texas Instruments Incorporated | Programmable attenuator |
| US4609833A (en) * | 1983-08-12 | 1986-09-02 | Thomson Components-Mostek Corporation | Simple NMOS voltage reference circuit |
| US4752699A (en) * | 1986-12-19 | 1988-06-21 | International Business Machines Corp. | On chip multiple voltage generation using a charge pump and plural feedback sense circuits |
| JPH0697737B2 (ja) * | 1990-01-12 | 1994-11-30 | 浜松ホトニクス株式会社 | 階段波発生回路 |
| US5245229A (en) * | 1992-02-28 | 1993-09-14 | Media Vision | Digitally controlled integrated circuit anti-clipping mixer |
| FR2688952B1 (fr) * | 1992-03-18 | 1994-04-29 | Sgs Thomson Microelectronics | Dispositif de generation de tension de reference. |
| US5394003A (en) * | 1993-05-20 | 1995-02-28 | Electronic Decisions Inc. | Acoustic charge transport device buffered architecture |
-
1995
- 1995-06-07 US US08/472,325 patent/US5504447A/en not_active Expired - Lifetime
-
1996
- 1996-05-30 JP JP8136575A patent/JPH096448A/ja active Pending
- 1996-05-30 EP EP96108653A patent/EP0747799B1/en not_active Expired - Lifetime
- 1996-05-30 DE DE69601197T patent/DE69601197T2/de not_active Expired - Fee Related
- 1996-06-07 KR KR1019960020373A patent/KR970002529A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69601197T2 (de) | 1999-07-29 |
| KR970002529A (ko) | 1997-01-28 |
| EP0747799B1 (en) | 1998-12-23 |
| EP0747799A1 (en) | 1996-12-11 |
| DE69601197D1 (de) | 1999-02-04 |
| US5504447A (en) | 1996-04-02 |
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