DE69601197T2

DE69601197T2 - Programmierbarer Transistorenspannungsreferenzgenerator

Info

Publication number: DE69601197T2
Application number: DE69601197T
Authority: DE
Inventors: Tim P. Colorado Springs Colorado 80920 Egging
Original assignee: Nippon Steel Semiconductor Corp; United Memories Inc
Current assignee: UMC Japan Co Ltd; United Memories Inc
Priority date: 1995-06-07
Filing date: 1996-05-30
Publication date: 1999-07-29
Anticipated expiration: 2016-05-31
Also published as: DE69601197D1; KR970002529A; EP0747799B1; JPH096448A; US5504447A; EP0747799A1

Description

Diese Erfindung betrifft allgemein integrierte Schaltungen und insbesondere einen programmierbaren Spannungsreferenzgenerator und ein Verfahren gemäß den Oberbegriffen von Anspruch 1 und Anspruch 15.
Die GB-A-2 240 018 offenbart einen Spannungsgenerator dieser Art, der eine Vielzahl eigentlicher Widerstände, die zwischen einem oberen Referenzknoten und einem unteren gemeinsamen Knoten verbunden sind, umfaßt. Mit jedem Widerstand ist ein bipolarer Transistor verbunden, der als ein Impedanz vermindernder Strompuffer arbeitet. Die bipolaren Transistoren sind mit einer entsprechenden Vielzahl von Schaltern durch zugeordnete Dioden verbunden. Die Schalter sind FET-Typ-Transistoren, die durch jeweilige Input-Transformer und zugeordnete Gleichrichter-Dioden getrieben werden. Die Anordnung ist so, daß der Spannungsgenerator mittels n Schaltern an seinem Output n unterschiedliche Spannungsniveaus liefern kann.
Dieser Spannungsgenerator aus dem Stand der Technik ist nicht geeignet, um einfach hergestellt oder in eine integrierte Schaltung eingebaut zu werden.
Integrierte Schaltungen erfordern oft eine interne Spannung, die unterschiedlich zur externen Spannung ist, welche der integrierten Schaltung beim Stromversorgungsinput geliefert wird. Diese interne Spannung ist oft im voraus nicht bekannt. Tatsächlich wird die interne Spannung oft während des aktuellen Testens der integrierten Schaltung selbst bestimmt.
Um die Aufgabe der Wahl einer internen oder Referenzspannung zu erleichtern, werden typischerweise Spannungsreferenzschaltungen in den Stromversorgungsteil einer integrierten Schaltung integriert. Diese Spannungsreferenzschaltungen sind im wesentlichen Spannungsteilerschaltungen, worin Zweige von Widerständen unterschiedlichen Widerstands vorhanden sind, um eine verminderte Spannung zu liefern.
Während der Testphase einer Produktion von integrierten Schaltungen werden Kombinationen von Widerstandszweigen getestet, um das optimale Spannungsniveau zu erreichen. Wenn eine gewünschte Kombination gefunden wurde, wird sie entweder durch Einbrennen einer oder mehrerer Sicherungen oder durch Anpassen einer Metallmaske gewählt, um die Kombination bleibend zu wählen. Diese Verfahren sind inflexibel, da das Programmieren mit Sicherungen oder Metallmasken ein Einmalereignis ist und nicht modifiziert werden kann, falls später ein unterschiedliches optimales Spannungsniveau gewünscht wird. Ein weiterer Nachteil ist, daß oft eine Sicherung durchbrennt, bevor die optimale Spannung erreicht wird.
Ein Weg zum Lösen des Problems der Irrflexibilität, die mit dem Programmieren eines optimalen Spannungsniveaus mit Sicherungen oder Metallmasken verbunden ist, ist der Einsatz von Transistoren-Programmierbarkeit.
Ein Beispiel dieses Verfahrens nach dem Stand der Technik ist in Fig. 2 gezeigt. In Fig. 2 weisen die oberen vier p-Kanal-Transistoren 20-23 jeweils mit Erde verbundene Gates auf und sind daher immer eingeschaltet. In dieser Konfiguration wirkt jeder Transistor 20-23 als Widerstand, dessen Widerstandswert durch die Fläche des jeweiligen Transistorkanals bestimmt wird. Ein oder eine Kombination der vier Transistoren/Widerstände 20-23 wird durch Auswählen eines oder einer Kombination von n-Kanal-Schalttransistoren 30-33 und n- Kanal-Aktivierungsschalttransistoren 34-37, welche in Serie mit den Transistoren/- Widerständen 20-23 verbunden sind, gewählt. Ein Nachteil des Einsatzes dieser Art Transistorenprogrammierung nach dem Stand der Technik ist, daß sie eine beträchtliche Fläche auf der integrierten Schaltung beansprucht, da sie sowohl n-Kanal- als auch p-Kanal- Transistoren verwendet. Siehe auch U.S.-Patent Nr. 5,315,230.
Es ist ein Ziel der Erfindung, einen verbesserten Spannungsreferenzgenerator und ein Verfahren der oben definierten Arten zur Verfügung zu stellen. Dies und andere Ziele werden durch den im Anspruch 1 definierten Spannungsreferenzgenerator und das Verfahren nach Anspruch 15 erreicht.
Die vorliegende Erfindung stellt eine Spannungsreferenz zur Verfügung, die sowohl flexibel ist als auch minimalen Raum auf einer integrierten Schaltung belegt. Die Spannungsreferenzschaltung verwendet Schalttransistoren, die im eingeschalteten Zustand einen Widerstandswert umgehen und im ausgeschalteten Zustand einen Widerstandswert aktivieren, wodurch bewirkt wird, daß der Widerstandswert ein Teil des Gesamtwiderstands in einem Zweig der Spannungsteilerschaltung ist. Minimaler Raum auf einer integierten Schaltung wird verwendet, da die Schalttransistoren von der gleichen Transistorart sind wie die Transistoren, die konfiguriert sind, um als Widerstände zu wirken. Neben mehr Kompaktheit führt das Programmieren mit Spannungsniveaus zu einer dynamischen Schaltung, die zu irgendeinem Zeitpunkt während des Schaltungsbetriebs modifiziert werden kann.
In der vorliegenden Erfindung wird ein weiterer Vorteil dadurch erzielt, daß die Aktivier- oder Schalttransistoren irgendeine Größe oder Form aufweisen können, um sich dem Längenverhältnis der Widerstandskette anzupassen. Dies führt zu Raumersparnis ebenso wie zu zusätzlicher Flexibilität für den Designer einer integrierten Schaltung.
Die folgende detaillierte Beschreibung dieser Erfindung kann mit Bezug auf die folgenden Zeichnungen besser verstanden werden, wobei
Fig. 1 eine schematische Darstellung einer ersten Ausführungsform eines programmierbaren Referenzgenerators gemäß der vorliegenden Erfindung ist;
Fig. 2 eine schematische Darstellung eines programmierbaren Referenzgenerators nach dem Stand der Technik ist;
Fig. 3 ein Chip-Layout der in Fig. 1 gezeigten Schaltung ist;
Fig. 4 eine schematische Darstellung einer zweiten Ausführungsform eines programmierbaren Teilerblocks eines programmierbaren Referenzgenerators gemäß der vorliegenden Erfindung ist;
Fig. 5 ein Chip-Layout der in Fig. 4 gezeigten Schaltung ist; und
Fig. 6 ein Chip-Layout der in Fig. 2 gezeigten Schaltung nach dem Stand der Technik ist;
Fig. 7 ein Schnitt des Chip-Layout von Fig. 3 entlang der Linie C ist;
Fig. 8 ein Schnitt des Chip-Layout von Fig. 5 entlang der Linie A ist;
Fig. 9 ein alternatives Chip-Layout der in Fig. 1 gezeigten Schaltung ist;
Fig. 10 ein Chip-Layout eines programmierbaren Referenzgenerators nach dem Stand der Technik ist;
Fig. 11 eine schematische Darstellung des Chip-Layout von Fig. 10 ist.
Die spezifischen Ausführungsformen der vorliegenden Erfindung werden unten in Verbindung mit den Figuren beschrieben. Es ist klar, daß spezifische Ausführungsformen dieser Erfindung modifiziert werden können, um den Anforderungen anderer integrierter Schaltungen zu genügen, ohne den Bereich und das Wesen der vorliegenden Erfindung zu verlassen. Die hierin beschriebenen Ausführungsformen umfassen vier Transistoren/- Widerstände, es ist jedoch klar, daß irgendeine Anzahl von Transistoren/Widerständen eingesetzt werden kann, um den Erfordernissen einer spezifischen Anwendung zu genügen.
Fig. 1 zeigt eine schematische Darstellung, die eine Anwendung der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Spannungsreferenzgenerator 10 dieser Ausführungsform umfaßt einen Spannungsquellenblock 8 und einen programmierbaren Teilerblock 6. Der programmierbare Teilerblock 6 umfaßt vier Schalttransistoren 40-43, vier Transistoren, die so konfiguriert sind, daß sie als Widerstände 50-53 wirken, einen Spannungsreferenzknoten (VREF) 60, einen gemeinsamen Knoten (VSS) 62, erste bis dritte Knoten 70-72 und erste bis vierte Inputs 80-83. Der Output des Spannungsreferenzgenerators 10 wird vom VREF-Knoten 60 genommen.
Die acht Transistoren des programmierbaren Teilerblocks 6 sind p-Kanal-Transistoren und sind gemäß einem gewünschten Spannungsabfall über jedem ihrer Source/Drains dimensioniert. Insbesondere ist Transistor/Widerstand 50 mit VREF-Knoten 60 über seine Source verbunden, sein Drain ist mit dem ersten Knoten 70 verbunden und sein Gate ist mit VSS-Knoten 62 verbunden. Der Schalttransistor 40 ist mit dem VREF-Knoten 60 durch seine Source verbunden, sein Drain ist mit einem ersten Knoten 70 verbunden und sein Gate ist mit einem ersten Input 80 verbunden. Die Sources von Transistor/Widerstand 51 und Schalttransistor 41 sind mit einem ersten Knoten 70 verbunden, während ihre Drains mit einem zweiten Knoten 71 verbunden sind. Das Gate von Transistor/Widerstand 51 ist mit dem VSS-Knoten 62 verbunden und das Gate von Schalttransistor 41 ist mit einem zweiten Input 81 verbunden. Die Sources von Transistor/Widerstand 52 und Schalttransistor 42 sind mit einem zweiten Knoten 71 verbunden, während ihre Drains mit einem dritten Knoten 72 verbunden sind. Das Gate von Transistor/Widerstand 52 ist mit dem VSS-Knoten 62 verbunden, und das Gate von Schalttransistor 42 ist mit einem dritten Input 82 verbunden. Schließlich sind die Sources von Transistor/Widerstand 53 und von Schalttransistor 43 mit dem dritten Knoten 72 verbunden, während ihre Drains mit dem VSS-Knoten 62 verbunden sind. Das Gate des Transistors/Widerstands 53 ist mit dem VSS-Knoten 62 verbunden und das Gate des Schalttransistors 42 ist mit einem vierten Input 83 verbunden.
Der Spannungsquellenblock 8 des Spannungsreferenzgenerators 10 umfaßt zwei Widerstände 12 und 14 und zwei Transistoren 16 und 18. Eine Spannung Vcc wird dem Spannungsquellenblock 8 eingegeben, welcher einen Output beim VREF-Knoten 60 erzeugt. Die Transistoren 16 und 18 sind p-Kanal-Transistoren und sind so konfiguriert, daß sie als Widerstände wirken. Der Widerstand 14 und der Transistor 16 sind in Serie zwischen Vcc und VREF-Knoten 60 verbunden. Der Transistor 18 und der Widerstand 12 sind in Serie zwischen Vcc und Erde verbunden. Das Gate von Transistor 18 ist mit Widerstand 14 und der Source von Transistor 16 verbunden, während das Gate von Transistor 16 mit Widerstand 12 und dem Drain von Transistor 18 verbunden ist. Darüber hinaus ist der Kanal des Transistors 16 mit seiner Source verbunden und der Kanal des Transistors 18 ist mit Vcc verbunden.
Ein Spannungsreferenzsignal VREF wird beim VREF-Knoten 60 erzeugt, wenn dem programmierbaren Spannungsteilerblock 6 beim VREF-Knoten 60 durch den Spannungsquellenblock 8 Spannung zugeführt wird. Das Spannungsreferenzsignal VREF ist im wesentlichen die mittlere Spannung in einer Spannungsteilerschaltung. Diese Spannungsteilerschaltung wird gebildet, wenn ein oder eine Kombination der Transistoren/Widerstände 50-53 gewählt wird, um einen VREF-Knoten 60 zum VSS-Knoten 62-Zweig einzurichten. Der Widerstand 14 und der Transistor 16 des Spannungsquellenblocks 8 richten den VREF-Knoten 60 zum VCC-Zweig ein. Das Spannungsreferenzsignal VREF ist dann die mittlere Spannung zwischen Vcc und dem VSS-Knoten 62.
Die Programmierbarkeit des Spannungsreferenzgenerators 10 resultiert, wenn die Schalttransistoren 40-43 entweder aus- oder eingeschaltet sind. Die Transistoren/Widerstände 50-53 werden entweder individuell oder in Kombination durch passendes Festsetzen der Spannung bei den Inputs 80-83 gewählt. Diese Inputs 80-83 sind die Spannungsniveaus, die erforderlich sind, um die Schalttransistoren 40-43 entweder im eingeschalteten oder ausgeschalteten Zustand zu halten. Wenn der Schalttransistor 40 sich im eingeschalteten Zustand befindet, wird sein entsprechender Transistor/Widerstand 50 umgangen. Wenn er eingeschaltet ist, ist der Widerstand durch den Schalttransistor 40 so, daß er im wesentlichen ein Leiter ist, und ein Strom fließt durch den Schalttransistor 40, wobei der VREF-Knoten 60 mit dem ersten Knoten 70 kurzgeschlossen wird, und nicht durch den Transistor/Widerstand 50. Wenn das Spannungsniveau beim ersten Input 80 so ist, daß es den Schalttransistor 40 ausschaltet, erfolgt ein Spannungsabfall über den Transistor/Widerstand 50, da der Schalttransistor 40 in seinem ausgeschalteten Zustand nicht leitend ist. In der gezeigten Ausführungsform ist der Schalttransistor 40, wenn er eine p-Kanal-Einheit ist, ausgeschaltet, wenn die Gate-Spannung nicht mehr als 1 Vt unter der Source-Spannung liegt. Eine hohe Spannung beim ersten Input 80, wie z. B. Vcc, genügt daher, um den Schalttransistor 40 auszuschalten.
Die verbleibenden Transistoren 51-53 sind ähnlich programmiert.
Durch Wahl verschiedener Kombinationen von Inputs 80-83 kann ein weiter Bereich von Widerstandswerten durch Wählen von individuellen Transistoren/Widerständen 50-53 oder irgendeiner Kombination von Transistoren/Widerständen 50-53 erreicht werden, was zu verschiedenen unterschiedlichen Niveaus des Referenzsignal VREF führt. Wenn beispielsweise das Spannungsniveau beim ersten Input 80 so ist, daß sich der Schalttransistor 40 im ausgeschalteten Zustand befindet, und wenn die Spannungsniveaus der anderen Inputs 81-83 so sind, daß die Schalttransistoren 41-43 sich im eingeschalteten Zustand befinden, dann ist der Transistor/Widerstand 50 der einzige aktivierte Transistor/Widerstand.
Wenn jedoch die Spannungsniveaus beim zweiten und vierten Input 81 und 83 so sind, daß die Schalttransistoren 41 und 43 ausgeschaltet sind, und die Spannungsniveaus beim ersten und dritten Input 80 und 82 so sind, daß die Schalttransistoren 40, 42 eingeschaltet sind, dann ist der resultierende Widerstand die Summe der Widerstandswerte des Transistors/Widerstands 51 und des Transistors/Widerstands 53, da deren jeweilige Widerstandswerte in Serie sind.
Weiters ist mit Bezug auf Fig. 1 der VREF-Knoten 60 auch mit jedem der Kanäle der Transistoren/Widerstände 50-53 verbunden. In dieser Konfiguration können die Widerstandswerte der Transistoren/Widerstände 50-53 modifiziert werden, um weitere Variationen des Referenzsignals VREF zu erlauben.
Fig. 3 veranschaulicht ein bevorzugtes Chip-Layout des in Fig. 1 gezeigten programmierbaren Teilerblocks 60. Fig. 3 zeigt, wie sich die Geometrien der Transistoren 50- 53 unterscheiden können, um unterschiedliche Widerstandswerte für jeden Transistor/Widerstand einzurichten. Wie in Fig. 3 gezeigt, sind die Schalttransistoren 40-43 horizontal im unteren Teil der Figur angeordnet, und die Inputs 80-83 werden unter ihnen aufgenommen. Die Transistoren/Widerstände 50-53 erstrecken sich aufwärts. Der Transistor/Widerstand 50 ist länger als der Transistor/ Widerstand 51, welcher länger ist als der Transistor/Widerstand 52, welcher länger ist als der Transistor/Widerstand 53. Je länger der Transistor, desto geringer ist der "on"-Widerstand. Der VREF-Knoten 60 erstreckt sich vertikal an der linken Seite von Fig. 3, und der VSS-Knoten 62 erstreckt sich vertikal auf der rechten Seite der Figur Die Knoten 70, 71 und 72 sind ebenfalls als sich vertikal von Kontaktpunkten in den Schalttransistoren 40141, 41/42 und 42/43 erstreckend gezeigt. Die Knoten 60, 70-72 und 62 können aus Metall, dotiertem Polysilizium, Polycid oder einem anderen geeigneten leitfähigen Material gebildet werden. In Fig. 3 sind die Leiter, die den VREF-Knoten 60 und den ersten Knoten 70 darstellen, am längsten, da diese den Transistor/Widerstand 50, welcher am längsten ist, flankieren. Die Leiter für die Knoten 71, 72 und 62 sind aufgrund der kürzeren Längen der entsprechenden Transistoren/Widerstände 51, 52 und 53 fortlaufend kürzer.
Die Fig. 7 ist eine Schnittansicht des Chip-Layout von Fig. 3 entlang der Linie C. In Fig. 7 ist ein Bereich 180 als mit p-Typ-Verunreinigungen dotiert gezeigt. Der Bereich 180 kann ein Substrat, eine Epitaxieschicht, eine Senke, einen Graben oder irgendeinen anderen Bereich einer integrierten Schaltungseinheit umfassen. Im Bereich 180 gibt es einen weiteren Bereich 182, welcher als mit n-Typ-Verunreinigungen dotiert gezeigt ist. Der Bereich 182 kann als ein Bereich, ein Graben oder eine Senke bezeichnet werden. Die p-Kanal- Transistoren/Widerstände 50-53 und Schalttransistoren 40-43 werden in und über dem Bereich 182 gebildet.
Mit Bezug auf den Transistor/Widerstand 50 sind Drain-Bereiche 184, 186 als P+- Bereiche im Bereich 182 gezeigt. Eine Gate-Elektrode 188 ist über der oberen Oberfläche des Bereichs 182 gezeigt. Die Gate-Elektrode 188 kann aus Polysilizium, Polycid, einem metallischen Leiter oder einem anderen leitfähigen Material, welches gewöhnlich bei der Herstellung einer integrierten Schaltung verwendet wird, gebildet werden. (Es ist klar, daß Pad-Oxide unter den Gate-Elektroden, Isolieroxid oder andere Isoliermechanismen, Zwischenniveau-Dielektrika und eine Passivierung ebenso wie andere Bereiche, die normalerweise in einer Schnittansicht einer integrierten Schaltung zu sehen sind, in Fig. 7 nicht gezeigt sind, sondern zur Klarheit der Darstellung weggelassen wurden. Dem Fachmann ist auch klar, daß die Gate-Elektroden und alle anderen Bereiche eine gewisse Tiefe aufweisen und sich signifikant erstrecken können.) Andere Source- und Drain-Bereiche, ebenso wie die Gate-Elektroden, werden aus ähnlichen Materialien, wie z. B. die Source-, Drain- und Gate-Elektrode von Transistor/Widerstand 50, gebildet, wobei die Transistoren/Widerstände 51, 52 und 53 auf der rechten Seite von Transistor/Widerstand 50 gebildet werden.
Auf der linken Seite des Transistors/Widerstands 50 und auf der rechten Seite des Transistors/Widerstands 53 sind in Fig. 7 Bereiche 190 und 192 mit Verunreinigungen N+ gezeigt. Das heißt, sie können mit einer höheren Konzentration als der Konzentration von Verunreinigungen im Bereich 182 dotiert sein. Die Bereiche 190 und 192 sind mit dem VREF- Knoten 60 verbunden, welcher mit dem Source-Bereich 184 von Transistor 50 verbunden ist. Der VSS-Knoten 62 ist als mit den Gates jedes Transistors 50-53 und auch mit dem Drain- Bereich des Transistors 53 verbunden gezeigt.
Die Fig. 2 ist eine schematische Darstellung eines Spannungsreferenzgenerators nach dem Stand der Technik. Ein Nachtteil dieser Schaltung ist, daß die Schalttransistoren 30-33, ebenso wie die Aktivierungsschalttransistoren 34-37 n-Kanal-Transistoren sind, während die als Widerstände 20-23 konfigurierten Transistoren p-Kanal-Transistoren sind. Der Einsatz zweier unterschiedlicher Arten von Transistoren erhöht die Fläche, die erforderlich ist, um diese Technik in der integrierten Schaltung anzuordnen, womit weniger Platz für andere Komponenten bleibt. Dies wird aus dem Vergleich des Layouts von Fig. 3 mit dem Layout der Schaltung aus dem Stand der Technik nach Fig. 6 klar. Es ist klar, daß das Layout nach Fig. 6 Schutzringe umfaßt, die in keinem anderen Chip-Layout gezeigt sind. Schutzringe sind im Stand der Technik der Herstellung integrierter Schaltungen üblich und wurden nicht zum Bestimmen der Fläche des Layouts von Fig. 6 umfaßt. Das Layout von Fig. 6 erfordert eine Fläche von 1670 um², wobei die Widerstandseinheiten 20-23 10 Mikrometer breit sind und Längen von 14,8, 12,5, 10,6 bzw. 9 Mikrometer aufweisen. Das Layout von Fig. 3 erfordert im Vergleich eine Fläche von nur 1300 um², eine Abnahme von etwa 22%, unter Einsatz der gleichen Abmessungen der Widerstandseinheiten 50-53 wie der Widerstandseinheiten 20-23 nach dem Stand der Technik. Es ist auch klar, daß die vorliegende Erfindung weniger Transistoren als der Stand der Technik erfordert, was die erforderliche Fläche weiter reduziert, um die vorliegende Erfindung auf einer integrierten Schaltung anzuordnen.
Eine zweite Ausführungsform des programmierbaren Teilerblocks 6 gemäß der vorliegenden Erfindung ist in der schematischen Darstellung von Fig. 4 gezeigt. Die Knoten VREF 160 und VSS 162 in Fig. 4 entsprechen den Knoten VREF 60 und VSS 62 in Fig. 1. Der Spannungsquellenblock 8 von Fig. 1 wird ebenfalls in der Ausführungsform von Fig. 4 eingesetzt und erzeugt einen Output bei VREF-Knoten 160. Der Output von Fig. 4 wird von VREF-Knoten 160 genommen. Die Ausführungsform von Fig. 4 erfordert aufgrund der Tatsache, daß die Schalttransistoren 110, 120-122, 130-133 und 140-144 Widerstandssegmente jedes Transistor/Widerstandsaufbaus oder Blocks 101-104 aktivieren, sehr geringen Raum auf einer integrierten Schaltung. Ein Transistor/Widerstandsblock kann ein oder eine Vielzahl von Widerstandssegmenten umfassen, welche gleichzeitig entweder aktiviert oder umgangen werden. Jedes Widerstandssegment umfaßt einen p-Kanal-Transistor.
Fig. 5 ist eine Layout-Darstellung der Schaltung von Fig. 4. In dieser Ausführungsform ist jedes Widerstandssegment 101, 102a-b, 103a-c und 104a-d von oben betrachtet U-förmig. Ein Beispiel dieser Form ist beim Transistor/Widerstandsblock 101 gezeigt, welcher im wesentlichen ein Widerstandssegment ist. D. h., Fig. 5 zeigt verschiedene U-förmige Strukturen, die aus Gate-Polysilizium gebildet sind. Bereiche innerhalb der vertikalen Glieder jedes "U" und Bereiche zwischen benachbarten "U" umfassen aktives Gate-Polysilizium, während die nicht U-förmigen Bereiche nicht-aktives Gate-Polysilizium umfassen. Wie in Fig. 5 gezeigt, sind die Schalttransistoren 110, 120-122, 130-133 und 140- 144 horizontal unter den Transistor/Widerstandsblocks 101-104 angeordnet, und die Inputs 150-153 werden unter ihnen aufgenommen. Der VSS-Knoten 162 umgibt den Umfang auf allen Seiten und ist mit dem Gate jedes jeweiligen Widerstandssegments und mit den Drains des Widerstandssegments 104d und des Schalttransistors 144 verbunden. Der VREF-Knoten 160 ist auf der linken Seite der Figur zwischen dem Schalttransistor 110 und dem Transistor/Widerstand 101 angeordnet. Die Knoten 170-172 sind in einer horizontalen Linie mit dem VREF-Knoten 160 angeordnet. Die Knoten 160, 170-172 und 162 können aus Metall, dotiertem Polysilizium, Polycid oder einem anderen geeigneten leitfähigen Materialien gebildet sein.
Jeder Transistor/Widerstandsblock 101, 102, 103 und 104 weist mehr Widerstand als der in der Reihenfolge vorangehende auf, da in dieser Ausführungsform jeder ein Widerstandssegment mehr umfaßt als der vorangehende. Während zum Beispiel der Transistor/Widerstandsblock 101 ein einziges U-förmiges Element aufweist, umfaßt der Transistor/Widerstandsblock 102 in Serie verbundene erste und zweite U-förmige Widerstandssegmente 102a bzw. 102b. Der Transistor/Widerstandsblock 103 umfaßt in Serie verbundene erste, zweite und dritte U-förmige Widerstandssegmente 103a, 103b bzw. 103c. Schließlich umfaßt der Transistor/Widerstandsblock 104 in Serie verbundene erste, zweite dritte und vierte U-förmige Widerstandssegmente 104a, 104b, 104c bzw. 104d. Es ist klar, daß irgendeine Anzahl von Widerstandswerten in dieser Weise einfach durch Zufügen weiterer Widerstandssegmente erzeugt werden kann. Die Fläche von Fig. 5 ist 1400 um². Diese Fläche ist nicht nur kleiner als die Fläche des Layouts nach dem Stand der Technik nach Fig. 6, sondern das Längenverhältnis der Transistoren in Fig. 5 ist auch unterschiedlich als jenes in den anderen Figuren. Fig. 5 stellt daher einen weiteren Weg dar, daß die vorliegende Erfindung zum Anpassen an verschiedene Einheitenkonfigurationen eingebaut werden kann.
Die Fig. 8 ist eine Schnittansicht des Chip-Layouts von Fig. 5 entlang der Linie A. Ähnlich zu Fig. 7 ist eine N-Senke 194 im P-Substrat 196 angeordnet. Die p-Kanal- Transistoren dieser alternativen Ausführungsform werden in und über der N-Senke 194 gebildet.
Der Schnitt von Fig. 8 erfolgt entlang eines vertikalen Glieds des U-förmigen Widerstandssegments 102a. Daher sind nur das Widerstandssegment 102a und der Schalttransistor 121 im Schnitt von Fig. 8 gezeigt. Die Leitung N678, die mit dem Drain- Bereich 198 des Schalttransistors 121 verbunden ist, stellt den gemeinsamen Drain-Knoten der Schalttransistoren 120-122 dar. Wie in Fig. 7 sind Bereiche, die normalerweise in einer Schnittansicht einer integrierten Schaltung zu sehen sind, wie z. B. Pad-Oxide unter den Gate- Elektroden, Isolieroxid oder andere Isoliermechanismen, Zwischenniveau-Dielektrika und eine Passivierung, in Fig. 8 nicht gezeigt, sondern wurden zur Klarheit der Darstellung weggelassen. Andere Source- und Drain-Bereiche, ebenso wie Gate-Elektroden, werden aus ähnlichen Materialien wie die Source-, Drain- und Gate-Elektrode für den Schalttransistor 121 gebildet.
Der Betrieb dieser alternativen Ausführungsform wird mit Bezug auf die schematische Darstellung von Fig. 4 beschrieben. Jedes Widerstandssegment in Fig. 4, 101, 102a-b, 103a-c und 104a-d umfaßt einen p-Kanal-Transistor und ist als durch einen separaten Schalttransistor aktiviert gezeigt. Dies ist so, da die Widerstandssegmente jedes Transistor/Widerstandsblocks sich dorthin erstrecken, wo die Schalttransistoren jedes Widerstandssegment aktivieren können.
Die Schalttransistoren, die jedes Widerstandssegment aktivieren, werden alle durch einen einzigen Input ein- oder ausgeschaltet. Insbesondere schaltet die Spannung bei einem ersten Input 150 den Schalttransistor 110 ein oder aus, ein zweiter Input 151 schaltet die Schalttransistoren 120-122 gleichzeitig ein oder aus, ein dritter Input 152 schaltet die Schalttransistoren 130-133 gleichzeitig ein oder aus, und ein vierter Input 153 schaltet die Schalttransistoren 140-144 gleichzeitig ein oder aus. Wenn zum Beispiel der dritte Input 152 die Schalttransistoren 130-133 gleichzeitig einschaltet, werden die Widerstandssegmente 103a-c umgangen. Wenn in ähnlicher Weise der dritte Input 152 die Schalttransistoren 130- 133 gleichzeitig ausschaltet, werden die Widerstandssegmente 103a-c aktiviert. Wenn die Schalttransistoren 130-133 p-Kanal-Einheiten sind, sind sie in der gezeigten Ausführungsform ausgeschaltet, wenn deren Gate-Spannung nicht mehr als 1 Vt unter ihrer Source-Spannung liegt. Eine hohe Spannung beim dritten Input 152, wie z. B. Vcc, genügt daher, um die Schalttransistoren 130-133 auszuschalten.
Die Anordnungen von p-Kanal-Schalttransistoren 110, 120-122, 130-133 und 140-144 von Fig. 4 kann die Transistor/Widerstandsblöcke 101-104 aktivieren oder deaktivieren, um eine gewünschte Spannung beim VREF-Knoten 160 zu erzielen. Wenn z. B. der Transistor/Widerstandsblock 102 gewählt wird, wäre der erste Input 150 niedrig, womit der Schalttransistor 110 eingeschaltet wird und der VREF-Knoten 160 mit einem ersten Knoten 170 kurzgeschlossen wird, wodurch der Transistor/Widerstandsblock 101 deaktiviert wird. Der dritte Input 152 wäre ebenfalls niedrig, womit gleichzeitig die Schalttransistoren 130-133 eingeschaltet werden und ein zweiter Knoten 171 mit einem dritten Knoten 172 kurzgeschlossen wird, womit der Transistor/Widerstandsblock 103 deaktiviert wird. Der vierte Input 153 wäre ebenfalls niedrig, womit gleichzeitig die Schalttransistoren 140-144 eingeschaltet werden und ein dritter Knoten 172 mit dem VSS-Knoten 162 kurzgeschlossen wird, womit der Transistor/Widerstandsblock 104 deaktiviert wird. Schließlich wäre der zweite Input 151 hoch, womit gleichzeitig die Schalttransistoren 120-122 ausgeschaltet werden, wodurch der Transistor/Widerstandsblock 102 aktiviert wird und der erste Knoten 170 vom zweiten Knoten 171 isoliert wird.
Durch Wahl verschiedener Kombinationen von Inputs 150-153 kann ein weiter Bereich von Widerstandswerten durch Auswählen individueller Transistor/Widerstandsblocks 101-104 oder irgendeiner Kombination von Transistor/Widerstandsblocks 101-104 erzielt werden, was zu verschiedenen unterschiedlichen Spannungsniveaus beim ersten Knoten 161 führt. Zusätzlich können noch weitere Bereiche von Widerstandswerten durch Zufügen oder Entfernen von Widerstandssegmenten zu oder von jeweiligen Transistor/Widerstandsblocks erzielt werden.
Fig. 9 stellt ein alternatives Chip-Layout der schematischen Darstellung von Fig. 1 dar. Die in Fig. 9 verwendeten Bezugszeichen sind daher die gleichen, die in den Fig. 1 und 3 verwendet wurden. Fig. 9 ist zu Fig. 5 darin ähnlich, daß einige der Transistoren/- Widerstände U-förmige Segmente umfassen, und ist in ähnlicher Weise aufgebaut. Daher würde ein Schnitt von Fig. 9, der entlang einer Linie ähnlich der Linie A von Fig. 5 gezogen wurde, ähnlich dem Schnitt von Fig. 5 aussehen, der in Fig. 8 gezeigt ist. Fig. 9 zeigt einen rechteckigen Bereich und verschiedene U-förmige Bereiche, die aus Gate-Polysilizium gebildet sind. Der rechteckige Bereich, die Bereiche innerhalb der vertikalen Glieder jedes "U", und Bereiche zwischen benachbarten "U's" umfassen aktives Gate-Polysilizium, während hingegen die anderen Flächen nicht-aktives Gate-Polysilizium umfassen. In Fig. 9 umfaßt der Transistor/Widerstand 50 ein rechteckiges Widerstandssegment, der Transistor/- Widerstand 51 umfaßt ein U-förmiges Widerstandssegment, der Transistor/Widerstand 52 umfaßt zwei U-förmige Widerstandssegmente und der Transistor/Widerstand 53 umfaßt drei U-förmige Widerstandssegmente. Die Schalttransistoren 40-43 sind unter den Transistoren/Widerständen 50-53 angeordnet und die Inputs 80-83 werden unter diesen aufgenommen.
Fig. 10 ist zum Darstellen des Kontrasts zwischen einem Referenzgenerator nach dem Stand der Technik und dem alternativen Layout von Fig. 9 gezeichnet. Während die Flächen von Fig. 9 und 10 beide etwa 1125 um² betragen, weist der Referenzgenerator nach dem Stand der Technik von Fig. 10 keine ihm zugeordnete Transistoroption auf und ist daher nicht programmierbar. Fig. 10 umfaßt lediglich Metalloptionen, ein Einmalereignis. Diese Metalloptionen sind in der zugeordneten schematischen Darstellung von Fig. 11 als 210-213 gezeigt.
Die vorliegende Erfindung spart auf einer integrierten Schaltung Raum, indem die Schalttransistoren im wesentlichen die von den Widerstandssegmenten verwendete Fläche überlappen. Dies ist deutlich in Fig. 5 zu erkennen. Zum Beispiel überlappen die Schalttransistoren 140-144 die durch die Widerstandssegmente 104a-d von Transistor/Widerstand 104 verwendete Fläche. Ein ähnliches Layout wird für die Transistoren/Widerstände 101-103 verwendet.
Es wurde auf Bereiche Bezug genommen, die mit Verunreinigungen "dotiert" sind. Die Verunreinigungen können in solche Bereiche durch Dotierungsimplantation oder durch andere in der Herstellung von integrierten Schaltungen gewöhnlich angewendete Techniken eintreten.

Claims

1. Programmierbarer Spannungsreferenzgenerator (10), welcher umfaßt:

eine Vielzahl von Widerstandsmitteln (54-53; 101-144), die zwischen einem Referenzknoten (60; 160) und einem gemeinsamen Knoten (62; 162) verbunden sind, welche sich im Betrieb bei jeweiligen unterschiedlichen Potentialen (VREF, VSS) befinden; wobei die Widerstandsmittel erste Transistoren (50-53; 101-104) umfassen; und

eine Vielzahl von zweiten Transistoren vom FET-Typ (40-43; 110, 120-122, 130-133, 140-144), die zwischen den Knoten (60, 62; 160, 162) angeordnet sind und mit entsprechenden Widerstandsmitteln (50-53; 101-104) verbunden sind und so angepaßt sind, daß sie in einer Vielzahl vorbestimmter Arten eingeschaltet werden, um eine entsprechende Vielzahl von Output-Spannungen zu liefern,

dadurch gekennzeichnet, daß

die Widerstandsmittel FET-Transistoren (50-53; 101-104) sind, welche als Widerstände konfiguriert sind, wobei deren jeweilige Source/Drain-Paths in Serie zwischen den Knoten (60, 62; 160, 162) verbunden sind;

die zweiten Transistoren (40-43; 110, 120-122, 130-133, 140-144) mit den ersten Transistoren (50-52; 101-104) so verbunden sind, daß, wenn jeder oder eine Vielzahl der zweiten Transistoren (40-43; 110, 120-122; 130-133, 140-144) selektiv eingeschaltet wird, die entsprechenden ersten Transistoren (50-53; 101-104) kurzgeschlossen werden;

wobei die ersten und die zweiten Transistoren alle vom n-Typ oder alle vom p-Typ sind.

2. Programmierbarer Spannungsreferenzgenerator nach Anspruch 1, worin die Vielzahl zweiter Transistoren Schalttransistoren (40-43) sind, wobei ihre jeweiligen Source/Drain- Paths in Serie zwischen dem Referenzknoten (60) und dem gemeinsamen Knoten (62) verbunden sind, wobei jeder der Schalttransistoren parallel mit einem entsprechenden mindestens einen als Widerstand konfigurierten ersten Transistor verbunden ist, wobei jeder Schalttransistor den entsprechenden mindestens einen als Widerstand konfigurierten ersten Transistor aktiviert oder deaktiviert.

3. Programmierbarer Spannungsreferenzgenerator nach Anspruch 2, worin die Vielzahl der als Widerstände konfigurierten Transistoren (50-53) und die Vielzahl von Schalttransistoren (40-43) p-Kanal-Transistoren sind, wobei bei jedem der Vielzahl der als Widerstände konfigurierten Transistoren seine jeweilige Gate-Elektrode mit dem gemeinsamen Knoten (62) verbunden ist.

4. Programmierbarer Spannungsreferenzgenerator nach Anspruch 3, worin bei der Vielzahl der als Widerstände konfigurierten Transistoren (50-53) sein jeweiliger Kanal mit dem Referenzknoten (60) verbunden ist.

5. Programmierbarer Spannungsreferenzgenerator nach Anspruch 2, welcher weiters einen Spannungsquellenblock (8) mit einem mit dem Referenzknoten (60) verbundenen Output umfaßt.

6. Programmierbarer Spannungsreferenzgenerator nach Anspruch 2, worin die Vielzahl von Schalttransistoren (40-43) auf eine Vielzahl von Inputs (80-83) anspricht, um eine ausgewählte Anzahl der als Widerstände konfigurierten Transistoren (50-53) zu aktivieren oder zu deaktivieren.

7. Programmierbarer Spannungsreferenzgenerator nach Anspruch 6, worin anstelle der Vielzahl von Schalttransistoren Sicherungen verwendet werden, um eine ausgewählte Anzahl der als Widerstände konfigurierten Transistoren zu aktivieren oder zu deaktivieren.

8. Programmierbarer Spannungsreferenzgenerator nach Anspruch 1, welcher weiters auf einer integrierten Schaltung umfaßt: eine Vielzahl von N (wobei N eine ganze Zahl größer als 2 ist) ersten, leitfähigen, voneinander abgegrenzten Bereichen (60, 70-72, 62), die sich jeweils parallel zueinander in einer ersten Richtung erstrecken, wobei ein erster der ersten leitfähigen Bereiche den Referenzspannungs-Outputknoten (60) bereitstellt, ein weiterer der ersten leitfähigen Bereiche den gemeinsamen Spannungsknoten (62) bereitstellt, und verbleibende erste leitfähige Bereiche Schaltungsknoten (70-72) bereitstellen; eine Vielzahl von ersten Gate-Elementen, die sich entlang der ersten Richtung parallel zu den ersten leitfähigen Bereichen erstrecken und dazwischen angeordnet sind, so daß jedes erste Gate-Element einem ersten leitfähigen Bereich entspricht und sich in ebener Ansicht zwischen zwei ersten leitfähigen Bereichen erstreckt, wobei die Vielzahl von ersten Transistoren (50-53) für den Einsatz als Widerstandselemente eingerichtet ist; worin mindestens zwei Transistoren unterschiedliche Widerstandscharakteristiken aufweisen; einen zweiten leitfähigen Bereich, der sich in einer zweiten, zur ersten Richtung nicht parallelen Richtung erstreckt; einer Vielzahl zweiter Gate-Elemente, die sich zueinander parallel erstrecken und den zweiten leitfähigen Bereich in ebener Ansicht schneiden, um N-1 zweite Transistoren (40-43) zu bilden; wobei die Vielzahl erster Bereiche in ebener Ansicht den zweiten Bereich schneidet und mit ihm elektrischen Kontakt bildet, so daß jeder zweite Transistor mit einem entsprechenden ersten Transistor parallel verbunden ist.

9. Schaltung nach Anspruch 8, worin die ersten Transistoren (50-53) eine Vielzahl von unterschiedlichen Gate-Elektrodendimensionen aufweisen.

10. Schaltung nach Anspruch 9, worin jeder erste Transistor eine Gate-Elektrodenlänge aufweist, die unterschiedlich zur Gate-Elektrodenlänge aller anderen ersten Transistoren ist.

11. Schaltung nach Anspruch 10, worin die zweite Richtung rechtwinkelig zur ersten Richtung ist, wobei der Referenzspannungsknoten entlang eines Randes der Schaltung angeordnet ist, und wobei der gemeinsame Spannungsknoten entlang eines weiteren Randes der Schaltung angeordnet ist.

12. Schaltung nach Anspruch 10, worin die ersten Bereiche in einem integrierten Schaltungssubstrat und worin die ersten Gate-Elemente über dem Substrat angeordnet sind.

13. Programmierbarer Spannungsreferenzgenerator nach Anspruch 1, worin die ersten Transistoren in N Gruppen (101-104) angeordnet sind, wobei N eine ganze Zahl größer 2 ist, wobei die N Gruppen unterschiedliche Anzahlen von Transistoren darin aufweisen, so daß zumindest eine Gruppe eine unterschiedliche Anzahl von Transistoren darin aufweist als zumindest eine andere Gruppe, so daß zumindest zwei Gruppen unterschiedliche Widerstandscharakteristiken aufweisen; wobei für jede Gruppe mit mehr als einem Transistor darin die ersten Transistoren eine gemeinsame Gate-Elektrode für die Gruppe aufweisen; eine Vielzahl von ersten, leitfähigen Bereichen, wobei ein erster der ersten leitfähigen Bereiche den Referenzspannungs-Outputknoten (160) bereitstellt, ein weiterer erster Bereich den gemeinsamen Spannungsknoten (162) bereitstellt, und verbleibende erste Bereiche Schaltungsknoten (170-172) bereitstellen; wobei die ersten leitfähigen Bereiche elektrische Verbindung zwischen benachbarten Gruppen von ersten Transistoren bereitstellen; eine Vielzahl von zweiten Gate-Elektroden, die jeweils neben einem entsprechenden ersten leitfähigen Bereich angeordnet sind und sich über ihre entsprechende Gruppe erstrecken, um ein Ende der gemeinsamen Gate-Elektrode für diese Gruppe mit einem weiteren Ende davon elektrisch zu verbinden; eine Vielzahl zweiter leitfähiger Bereiche, die neben den zweiten Gate-Elektroden angeordnet sind, um die Vielzahl zweiter Transistoren (110, 120-122, 130- 133, 140-144) zu bilden.

14. Schaltung nach Anspruch 13, worin die gemeinsamen Gate-Elektroden im allgemeinen wie ein Rechteckzeichen-Schwingungsverlauf geformt sind.

15. Verfahren zum Bereitstellen einer programmierbaren Spannungsreferenz, welches die Schritte umfaßt:

Bereitstellen einer Vielzahl von Widerstandsmitteln (50-53; 101-104), die zwischen einem Referenzknoten (60; 160) und einem gemeinsamen Knoten (62; 162) verbunden sind, welche sich bei jeweiligen unterschiedlichen Potentialen (VREF, VSS) befinden; wobei die Widerstandsmittel erste Transistoren (50-53; 101-104) umfassen;

Bereitstellen einer Vielzahl zweiter Transistoren vom FET-Typ (40-43; 110, 120-122, 130-133, 140-144) zwischen den Knoten (60, 62; 160, 162), die mit entsprechenden Widerstandsmitteln (50-53; 101-104) verbunden sind, und

Eingeben eines Signals, um das Schalten eines oder einer ausgewählten Gruppe zweiter Transistoren (40-43; 110, 120-122, 130-133, 140-144) zu bewirken;

dadurch gekennzeichnet, daß

erste FET-Transistoren (50-53; 101-104), welche als Transistoren konfiguriert sind, als Widerstandsmittel eingesetzt werden, wobei die Source/Drain-Paths der ersten FET- Transistoren in Serie zwischen den Knoten (60, 62; 160, 162) verbunden sind;

die zweiten Transistoren (40-43; 110, 120-122, 130-133, 140-144) mit den ersten Transistoren (50-53; 101-104) so verbunden sind, daß, wenn jeder oder eine Vielzahl der zweiten Transistoren (40-43; 110, 120-122; 130-133, 140-144) selektiv eingeschaltet wird, die entsprechenden ersten Transistoren (50-53; 101-104) kurzgeschlossen werden;

wobei die ersten und die zweiten Transistoren alle vom n-Typ oder alle vorn p-Typ sind.

16. Verfahren nach Anspruch 15, worin die Vielzahl von als Widerstände wirkenden Transistoren und die Vielzahl von Schalttransistoren p-Kanal-Transistoren sind.