JPS5820168B2 - 計数式タイマ装置 - Google Patents
計数式タイマ装置Info
- Publication number
- JPS5820168B2 JPS5820168B2 JP13553478A JP13553478A JPS5820168B2 JP S5820168 B2 JPS5820168 B2 JP S5820168B2 JP 13553478 A JP13553478 A JP 13553478A JP 13553478 A JP13553478 A JP 13553478A JP S5820168 B2 JPS5820168 B2 JP S5820168B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counting
- delay filter
- input
- gate signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、商用電源周波数や基準発振器の周波数など
一定周期の信号をタイムベース信号として計数回路に入
力し、時間制御を行なう計数式タイマ装置に関する。
一定周期の信号をタイムベース信号として計数回路に入
力し、時間制御を行なう計数式タイマ装置に関する。
従来の計数式タイマ装置は、第１図に示す様に構成され
ている。
ている。
すなわち、タイムベース信号をゲート回路８を経て計数
回路１０カウント入力端子に入力し、入力されたタイム
ベース信号を計数するようにしている。
回路１０カウント入力端子に入力し、入力されたタイム
ベース信号を計数するようにしている。
そして、この計数回路１の内容を経過時間表示器２に送
り経過した時間を表；示するようにしている。
り経過した時間を表；示するようにしている。
又、計数回路１の内容は、プリセット装置３に送られる
。
。
プリセット装置３は例えばデジタルスイッチなどで所望
の数値がセットできるものであり、希望のタイマ時間に
対応する数値をこのプリセット装置３にセットしてお、
く。
の数値がセットできるものであり、希望のタイマ時間に
対応する数値をこのプリセット装置３にセットしてお、
く。
計数回路１の計数が進んでプリセット装置３にセットさ
れた値に達すると、タイムアツプしたことを表わす出力
信号が生じる。
れた値に達すると、タイムアツプしたことを表わす出力
信号が生じる。
ここで所望のタイマ時間の進行中、このタイマ装置の一
時停止を行なわせるためにゲート信号入力端子４が設け
られている。
時停止を行なわせるためにゲート信号入力端子４が設け
られている。
このゲート信号入力端子４にゲート信号を入力すると、
ノイズ防止用の遅延フィルタ６を経て、このゲート信号
がゲート回路８に送られるためゲート回路８はタイムベ
ース信号の計数回路１への転送を停止する。
ノイズ防止用の遅延フィルタ６を経て、このゲート信号
がゲート回路８に送られるためゲート回路８はタイムベ
ース信号の計数回路１への転送を停止する。
したがって計数回路１はカウント入力が入力されないた
め計数動作を一時停止する。
め計数動作を一時停止する。
又端子５はリセット信号を入力するための端子で、リセ
ット信号はノイズ防止用の遅延フィルタ７を経て計数回
路１のリセット端子に送られる。
ット信号はノイズ防止用の遅延フィルタ７を経て計数回
路１のリセット端子に送られる。
そのため、このリセット信号が端子５に加えられると計
数回路１は初期の状態（「０」計数の状態又は所定のセ
ット値）に戻されることになる。
数回路１は初期の状態（「０」計数の状態又は所定のセ
ット値）に戻されることになる。
このように従来の計数式タイマ装置では、ゲート信号の
入力端子とリセット信号の入力端子とが別個に設けられ
ていた。
入力端子とリセット信号の入力端子とが別個に設けられ
ていた。
ところが、この種の計数式タイマ装置は主に機器の制御
用として使われ、その場合セットした所望の時間内で所
定の動作が完了した時は、この完了信号をゲート信号と
して入力しタイマ装置を一時停止しタイムアンプさせな
いようにして、その後ただちに計数回路をリセットして
再びタイマ動作をスタートさせるという使い方が主であ
る。
用として使われ、その場合セットした所望の時間内で所
定の動作が完了した時は、この完了信号をゲート信号と
して入力しタイマ装置を一時停止しタイムアンプさせな
いようにして、その後ただちに計数回路をリセットして
再びタイマ動作をスタートさせるという使い方が主であ
る。
つまり所定の動作が、設定したタイマ時間が経過しても
、まだ終了しない時を異常と判定してタイムアツプ信号
を出力させ、このタイムアツプ信号を異常検出信号とし
て用いるのが主なのである。
、まだ終了しない時を異常と判定してタイムアツプ信号
を出力させ、このタイムアツプ信号を異常検出信号とし
て用いるのが主なのである。
本発明は上記に鑑み、ゲート信号の入力によりタイマ動
作を一時的に停止させるとともに、ゲート信号の終了時
点で計数回路をリセットさせて再スタートさせるように
構成することによってゲート信号入力端子とリセット信
号入力端子とを１個入力端子で兼用するようにした計数
式タイマ装置を提供することを目的とする。
作を一時的に停止させるとともに、ゲート信号の終了時
点で計数回路をリセットさせて再スタートさせるように
構成することによってゲート信号入力端子とリセット信
号入力端子とを１個入力端子で兼用するようにした計数
式タイマ装置を提供することを目的とする。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第２図においてタイムベース信号は、ゲート回路１４を
経て計数回路１０カウント入力端子に送られ、この計数
回路１の内容が経過時間表示器２に送られて経過時間が
表示され、又計数回路１の内容がプリセット装置３に送
られて、プリセット装置３において予めセットされた数
値と比較されタイムアツプ出力を生じることば第１図と
同様である。
経て計数回路１０カウント入力端子に送られ、この計数
回路１の内容が経過時間表示器２に送られて経過時間が
表示され、又計数回路１の内容がプリセット装置３に送
られて、プリセット装置３において予めセットされた数
値と比較されタイムアツプ出力を生じることば第１図と
同様である。
端子１１はゲート信号とリセット信号の両方の信号の入
力端子を兼ねるものである。
力端子を兼ねるものである。
この端子１１には抵抗６１．６２、コンデンサ６３でな
るＣＲ形のノイズ防止用遅延フィルタ６０が接続されて
おり、このフィルタ６０の出力は反転回路１２を経てゲ
ート回路１４の一方の入力端子に加えられるとともにゲ
ート回路１５の一方の入力端子に加えられる。
るＣＲ形のノイズ防止用遅延フィルタ６０が接続されて
おり、このフィルタ６０の出力は反転回路１２を経てゲ
ート回路１４の一方の入力端子に加えられるとともにゲ
ート回路１５の一方の入力端子に加えられる。
又遅延フィルタ６０の出力は、バッファ回路１３を経て
遅延フィルタ７０を経てゲート回路１５の他方の入力に
送られる。
遅延フィルタ７０を経てゲート回路１５の他方の入力に
送られる。
遅延フィルタ７０は遅延フィルタ６０と同様に抵抗７１
７２、コンデンサ７３でなるＣＲ形の遅延フィルタであ
り、ノイズ防止用である。
７２、コンデンサ７３でなるＣＲ形の遅延フィルタであ
り、ノイズ防止用である。
端子１１にゲート信号が第３図Ａに示す様に加えられた
とする。
とする。
すなわち、このゲート信号は時刻ｔ１ で立ち上がり、
時刻ｔ４で立ち下がる。
時刻ｔ４で立ち下がる。
するとまず遅延フィルタ６０により遅延されるので、反
転回路１２の出力口は第３図Ｂに示す様に遅延されて時
刻ｔ２からｔ、の間ｒＬＪとなる信号となる。
転回路１２の出力口は第３図Ｂに示す様に遅延されて時
刻ｔ２からｔ、の間ｒＬＪとなる信号となる。
したがって、この時刻ｔ２からｔ５の間、ゲート回路１
４が禁止状態となりタイムベース信号は計数回路１に入
力されない。
４が禁止状態となりタイムベース信号は計数回路１に入
力されない。
こうして時刻ｔ２の時点より計数回路１の計数動作、す
なわちタイマ動作が停止することになる。
なわちタイマ動作が停止することになる。
この遅延フィルタ６０の出力はバッファ回路１３を経て
遅延フィルタ７０に送られる。
遅延フィルタ７０に送られる。
この遅延フィルタ７０の出カバは第３図Ｃに示す様にさ
らに遅延されることになるので時刻ｔ３〜ｔ６でｒＨｌ
となる信号となる。
らに遅延されることになるので時刻ｔ３〜ｔ６でｒＨｌ
となる信号となる。
したがってゲート回路１５には、ロ ハの信号が入力さ
れることになるので、その出カニは岡山力信号の論理積
信号となり、第３図りで示す様に時刻ｔ５〜ｔ６でｒＨ
Ｊとなる信号となる。
れることになるので、その出カニは岡山力信号の論理積
信号となり、第３図りで示す様に時刻ｔ５〜ｔ６でｒＨ
Ｊとなる信号となる。
したがって、この信号二が計数回路１のリセット入力端
子に入力されることにより計数回路１はリセットされる
。
子に入力されることにより計数回路１はリセットされる
。
このように入力端子１１にゲート信号を入力すると、そ
の立ち上がりよりただちにタイマ動作の一時停止がなさ
れ、そして次にゲート信号が立ち下がる時点で計数回路
１がリセットされて再び計数が最初から開始され、タイ
マ動作が最初から進行することになる。
の立ち上がりよりただちにタイマ動作の一時停止がなさ
れ、そして次にゲート信号が立ち下がる時点で計数回路
１がリセットされて再び計数が最初から開始され、タイ
マ動作が最初から進行することになる。
このように第２図の計数式り、イマ装置ではゲート信号
の立ち上がり及び立ち下がりで、それぞれ一時停止及び
リセットをかけるようにしているため実際の使用態様に
合致しており、ゲート信号及びリセット信号の入力端子
が１個で兼用されており使い易いものとなっている。
の立ち上がり及び立ち下がりで、それぞれ一時停止及び
リセットをかけるようにしているため実際の使用態様に
合致しており、ゲート信号及びリセット信号の入力端子
が１個で兼用されており使い易いものとなっている。
なお、第４図に示す様にバッファ回路１６１７を介して
遅延フィルタ６０，７０を並列に接続し、遅延フィルタ
７０の遅延時間の方を遅延フィルタ６０の遅延時間より
も長くするように構成しても良い。
遅延フィルタ６０，７０を並列に接続し、遅延フィルタ
７０の遅延時間の方を遅延フィルタ６０の遅延時間より
も長くするように構成しても良い。
こうするとゲート回路１５からは第２図の場合と同じ様
にゲート信号の立ち下がり部分で出力が生じ、このとき
計数回路１がリセットされる。
にゲート信号の立ち下がり部分で出力が生じ、このとき
計数回路１がリセットされる。
つまり第２図では遅延フィルタ７０の出カバが反転回路
１２の出力口よりも必ず遅れるようにするため遅延フィ
ルタ６０．７０を直列に接続しているものであるが、遅
延フィルタ７０の出力が反転回路１２の出力よりも必ず
遅れるように構成されていれば、第４図のように構成し
ても良いのである。
１２の出力口よりも必ず遅れるようにするため遅延フィ
ルタ６０．７０を直列に接続しているものであるが、遅
延フィルタ７０の出力が反転回路１２の出力よりも必ず
遅れるように構成されていれば、第４図のように構成し
ても良いのである。
なお、第４図の回路は第２図の回路とほぼ同一なので同
一の部分には同一の番号を付して説明を省略している。
一の部分には同一の番号を付して説明を省略している。
以上、実施例について説明したように本発明によれば、
実際の使用態様に着目してゲート信号の入力端子とリセ
ット信号の入力端子とを１個の入力端子で兼用するよう
にしており使い勝手の良いものとなっている。
実際の使用態様に着目してゲート信号の入力端子とリセ
ット信号の入力端子とを１個の入力端子で兼用するよう
にしており使い勝手の良いものとなっている。
なお、上記の実施例とは逆に、ゲート信号の立ち下がり
で一時停止させ、立ち上がりでリセットさせるようにす
ることもできる。
で一時停止させ、立ち上がりでリセットさせるようにす
ることもできる。
第１図は従来例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第３図ＡＢＣＤはそれぞれ第
２図のイ ロ ハ ニの各点における波形を示すタイム
チャート、第４図は他の実施例のブロック図である。 １・・・・・・計数回路、２・・・・・・経過時間表示
器、３・・・・・・プリセット装置、４・・・・・・ゲ
ート信号入力端子、５・・・・・・リセット信号入力端
子、６７６０７０・・・・・・遅延フィルタ、８，１４
，１５・・・・・・ゲート回路、１１・・・・・・ゲー
ト信号入力端子とリセット信号入力端子とを兼用した端
子、１２・・・・・・反転回路、１３ １６ １７・・
・・・・バッファ回路。
実施例を示すブロック図、第３図ＡＢＣＤはそれぞれ第
２図のイ ロ ハ ニの各点における波形を示すタイム
チャート、第４図は他の実施例のブロック図である。 １・・・・・・計数回路、２・・・・・・経過時間表示
器、３・・・・・・プリセット装置、４・・・・・・ゲ
ート信号入力端子、５・・・・・・リセット信号入力端
子、６７６０７０・・・・・・遅延フィルタ、８，１４
，１５・・・・・・ゲート回路、１１・・・・・・ゲー
ト信号入力端子とリセット信号入力端子とを兼用した端
子、１２・・・・・・反転回路、１３ １６ １７・・
・・・・バッファ回路。
Claims (1)
- 【特許請求の範囲】 １ 一定周期のタイムベース信号を計数回路に入力して
なる計数式タイマ装置において、ゲート信号を入力する
ための１個の入力端子と、前記ゲート信号が入力され前
記ゲート信号を所定時間遅延した第１の遅延信号と、前
記の遅延時間よりもさらに長い時間遅延させた第２の遅
延信号とを得る２個の遅延フィルタとを有し、前記第１
の遅延信号により前記計数回路に入力されるタイムベー
ス信号を禁止するとともに前記第１の遅延信号の反転信
号と第２の遅延信号との論理積信号で前記計数回路のリ
セットを行なうようにしたことを特徴とする計数式タイ
マ装置。 ２ 一定周期のタイムベース信号を計数回路に入力して
なる計数式タイマ装置において、ゲート信号を入力する
ための１個の入力端子と、前記ゲート信号が入力され前
記ゲート信号を所定時間遅延する第１の遅延フィルタと
、この第１の遅延フィルタと直列に接続される第２の遅
延フィルタとを有し、前記第１の遅延フィルタ出力で前
記計数回路に入力されるタイムベース信号を禁止すると
ともに、前記第１の遅延フィルタ出力の反転信号と前記
第２の遅延フィルタの出力との論理積信号で前記計数回
路のリセットを行なうようにしたことを特徴とする計数
式タイマ装置。 ３ 一定周期のタイムベース信号を計数回路に入力して
なる計数式タイマ装置において、ゲート信号を入力する
ための１個の入力端子と、前記ゲート信号が入力され前
記ゲート信号を所定時間遅延する第１の遅延フィルタと
、前記ゲート信号が第１の遅延フィルタと並列に入力さ
れ前記ゲート信号を第１の遅延フィルタよりは長い時間
遅延する第２の遅延フィルタとを有し、前記第１の遅延
フィルタ出力で前記計数回路に入力されるタイムベース
信号を禁止するとともに、前記第１の遅延フィルタ出力
の反転信号と前記第２の遅延フィルタ出力との論理積信
号で前記計数回路のリセットを行なうようにしたことを
特徴とする計数式タイマ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13553478A JPS5820168B2 (ja) | 1978-11-02 | 1978-11-02 | 計数式タイマ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13553478A JPS5820168B2 (ja) | 1978-11-02 | 1978-11-02 | 計数式タイマ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5563128A JPS5563128A (en) | 1980-05-13 |
| JPS5820168B2 true JPS5820168B2 (ja) | 1983-04-21 |
Family
ID=15154014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13553478A Expired JPS5820168B2 (ja) | 1978-11-02 | 1978-11-02 | 計数式タイマ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820168B2 (ja) |
-
1978
- 1978-11-02 JP JP13553478A patent/JPS5820168B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5563128A (en) | 1980-05-13 |
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