JPS628159B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子報時時計に関するものである。

従来、電子式の報時時計において、手動操作に
よつて正時の記憶回路の内容を補正し、この補正
に伴つて補正確認音を生じるものがある。ところ
がこれによると、確認音が常に一定であるため、
確認音と記憶回路の内容との対応とがとれず、補
正数がわからなくなつた場合などに不便である。

そこで本発明は補正数に応じて確認音を変化さ
せ、正時の記憶回路の内容と確認音との対応をと
ることにより容易にかつ確実に補正が行なえるよ
うにしたものである。

以下本発明の一実施例を図面に基づいて説明す
る。１は水晶発振器、２は分周器、３は正時の検
出装置である。４は正時の記憶回路、５は報時信
号の発生数を計数する計数回路である。６は比較
回路、７は例えば１秒周期の報時制御信号を発生
する制御信号発生回路、８は報時信号を生じる信
号発生回路である。９は補正確認信号を生じる可
変分周器、１０は増幅回路、１１は発音装置であ
る。１２はカウンタ、１３はフリツプフロツプ回
路であり、これらによつて第１の制御回路を構成
するものである。１４はフリツプフロツプ回路、
１５………１９はゲート回路である。ゲート回路
１５が第２の制御回路を構成するものである。２
０，２１，２２は微分回路、２３はインバータ、
２４，２５は遅延回路、２６は補正スイツチ、２
７は抵抗、２８はチヤタリング防止回路である。
２９はデコーダ、３０はワンシヨツトパルス発生
器である。

つぎに動作について説明する。通常時において
フリツプフロツプ回路１３，１４はそれぞれセツ
トおよびリセツトされているものとする。また記
憶回路４は現在時刻の時の桁に１を加えた数値を
記憶しているものとする。例えば現在３時台であ
るとすると、４を記憶しているものである。そこ
で正時になつて検出装置３から出力が生じるとフ
リツプフロツプ回路１４がセツトされ、ゲート回
路１８，１９が開くとともに制御信号発生回路７
が動作して１秒周期の制御信号が発生する。この
制御信号によつて信号発生回路８から報時信号が
生じ、増幅回路１０を介して発音装置１１から報
時音が発生する。一方上記制御信号はゲート回路
１９を介して計時回路５に供給され、報時音数が
計数される。この計数内容が記憶回路４の記憶内
容と一致すると、比較回路６から出力が生じ、ゲ
ート回路１８，１７を介して記憶回路４の内容に
１を加えるとともに計数回路５をクリアする。一
方比較回路６からの上記出力は遅延回路２５を介
してフリツプフロツプ回路１４をリセツトし、制
御信号発生回路７が不動作状態になり、報時音が
停止する。

以上のようにして毎正時の報時が行なわれる。

つぎに記憶回路４の内容を補正する動作につい
て説明する。補正スイツチ２６は、本例では自動
復帰型のものを用いており、これを閉成するとチ
ヤタリング防止回路２８の出力が“１”に反転し
その微分パルスがゲート回路１５を介して記憶回
路４に供給され、その内容がクリアされる。上記
微分パルスは遅延回路２４により僅かに遅れてゲ
ート回路１７を介して記憶回路４に供給され、そ
の内容を１にする。一方、遅延回路２４を介した
上記微分パルスによつてワンシヨツトパルス発生
器２９から所望幅のパルスが生じ、可変分周器９
のリセツトが解除される。また、記憶回路４の内
容１によるデコーダ２９の出力によつて可変分周
器９の分周比が指定され、可変分周器９からは
「ド」の音階周波信号が生じ、発音装置１１から
「ド」の補正確認音が発生する。この確認音は、
ワンシヨツトパルス発生器３０からの上記パルス
の発生停止により可変分周器９がリセツトされる
ことによつて停止する。

以下、上記と同様にして補正スイツチ２６を押
すごとに記憶回路４の内容が一つずつ歩進され、
この内容に応じて可変分周器９の分周比が指定さ
れ、順次「レ」、「ミ」、「フア」……のごとく音階
的に確認音が発生する。

ところで上記の説明では省略したが、補正スイ
ツチ２６を開成したときに、インバータ２３の出
力によつて微分回路２０から微分パルスが生じ、
フリツプフロツプ回路１３がリセツトされ、ゲー
ト回路１５が閉じるとともにカウンタ１２のリセ
ツトが解除される。そのため分周器２の端子Ｐか
らのパルスによつてカウンタ１２が計時を開始す
る。カウンタ１２は４秒をカウントしたとき出力
を生じるように設定してあるため、この時間内に
補正スイツチ２６のつぎの操作が行なわれると、
遅延回路２４からのパルスによつてカウンタ１２
がリセツトされる。つまり通常の補正ではスイツ
チ操作の間隔が短いため、補正中はカウンタ１２
から出力が発生しない。そして補正が終了して約
４秒が経過すると、カウンタ１２から出力が生じ
その微分パルスによつてフリツプフロツプ回路１
３がセツトされ、初期状態に戻る。

ところで補正ミスとか補正スイツチの操作回数
を途中で忘れてしまつた場合などに、記憶回路４
の内容を一旦クリアしてやり直しをする必要があ
る。そこで補正ミスに気がついたら、操作者は、
補正スイツチ２６の最終操作から約４秒間待つた
後、補正スイツチ２６を操作することにより補正
のやり直しをすることができる。

つまり記憶回路４をクリアするためのスイツチ
を新たに設けることなく、補正スイツチ２６だけ
で記憶回路のクリアおよび緩急自在の補正が行な
えるものである。

しかも、補正のやり直しの最初の操作によつて
生じる確認音が「ド」であるため、やり直しが行
なわれていることを確認音の音階によつて確認で
き、実際にやり直しが行なわれているのかどうか
という不安感を取り除くことができる。

さらに、補正スイツチ２６を誤つて13回以上操
作してしまつた場合にも、上記の例では再び
「ド」の確認音に戻るため、上記誤操作を直ちに
検知できる。

なお、カウンタ１２の設定時間は４秒に限るも
のではなく、必要に応じて適宜設定すればよい。

また、上記の実施例では補正スイツチを操作す
るごとに記憶回路の内容を一つずつ歩進するよう
にしたが、これに限らず補正スイツチを押してい
る間、一定周期の補正パルスを記憶回路に供給す
るようにしてもよい。

以上のように本発明によれば、正時の記憶回路
の内容を補正する補正パルスの発生に伴つて生じ
る補正確認音を上記記憶回路の内容に応じて異な
らせるようにしたので、確認音によつて記憶回路
の内容を把握でき、補正がし易く補正ミスを少な
くすることができる。

また、補正スイツチの最終操作から所定時間が
経過した後、補正スイツチを操作することによつ
て記憶回路をクリアし、補正のやり直しを行なう
場合に、やり直しが行なわれていることを確認で
き、操作者の不安感を取り除くことができる。

【図面の簡単な説明】

図面は本発明の一実施例を示した電気回路図で
ある。 ４……記憶回路、５……計数回路、６……比較
回路、７……制御信号発生回路、８……信号発生
回路、１１……発音装置、１２……カウンタ、１
３，１４……フリツプフロツプ回路、１５〜１９
……ゲート回路、２６……補正スイツチ、２９…
…デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ 正時の記憶回路と、報時数を計数する計数回
   路と、この計数回路および上記記憶回路の出力に
   よつて正時に対応した数の報時信号を発生する信
   号発生回路と、手動操作によつて補正パルスを生
   じ上記記憶回路の内容を補正する補正装置と、上
   記補正パルスの発生に伴つて上記記憶回路の内容
   に応じて異なつた補正確認音を生じる発音装置と
   からなる電子報時時計。 ２ 正時の記憶回路と、報時数を計数する計数回
   路と、この計数回路および上記記憶回路の出力に
   よつて正時に対応した数の報時信号を発生する信
   号発生回路と、手動操作によつて補正パルスを生
   じ上記記憶回路の内容を補正する補正装置と、上
   記補正パルスの発生に伴つて上記記憶回路の内容
   に応じて異なつた補正確認音を生じる発音装置
   と、最終補正操作から所定時間経過した後に出力
   を生じる第１の制御回路と、この第１の制御回路
   からの出力の発生後における補正操作によつて上
   記記憶回路の内容をクリアする第２の制御回路と
   からなる電子報時時計。