JPS58176950A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPS58176950A JPS58176950A JP6079682A JP6079682A JPS58176950A JP S58176950 A JPS58176950 A JP S58176950A JP 6079682 A JP6079682 A JP 6079682A JP 6079682 A JP6079682 A JP 6079682A JP S58176950 A JPS58176950 A JP S58176950A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pattern
- insulation layer
- insulating layer
- pattern layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層配線基板に関する。
単体中導体装置や半導体集積回路装置等の半導体装置に
おいては、半導体基体上にパターン層。
おいては、半導体基体上にパターン層。
たとえばＡｉ配線層を設けることが多い。そして。
このパターン層上に絶縁層を被着し、この絶縁層の上に
他のパターン層を形成し、多層配置基板とすることがあ
る。
他のパターン層を形成し、多層配置基板とすることがあ
る。
このような多層配線基板ではその家までは下部のパター
ン層の縁部の段差に起因し【絶縁不実（パターン層間の
耐圧の劣化）等が＃Ｊ発し１歩留りや信頼性のうえで問
題となる。すなわち、第１図に示すように、半導体基体
（１）とパターン層（２）との間には急峻な段差がある
ため、この段差位置で絶縁層（３）Ｋオーバーハングが
生じ、絶縁層（３）自体または上部のパターン層（４）
に段切れが生じ、絶縁不良や断崖を招来していたのであ
る。
ン層の縁部の段差に起因し【絶縁不実（パターン層間の
耐圧の劣化）等が＃Ｊ発し１歩留りや信頼性のうえで問
題となる。すなわち、第１図に示すように、半導体基体
（１）とパターン層（２）との間には急峻な段差がある
ため、この段差位置で絶縁層（３）Ｋオーバーハングが
生じ、絶縁層（３）自体または上部のパターン層（４）
に段切れが生じ、絶縁不良や断崖を招来していたのであ
る。
段差を緩和するには、絶縁層（３）の膜厚を厚くするこ
とも実効があるが、たとえばＳｉＯ２を用いた場合には
ストレスによって絶縁層（３）にクラックが生じやすい
という不都合がある。また１段差位置では絶縁層（３）
の耐蝕性が依然不充分であるため。
とも実効があるが、たとえばＳｉＯ２を用いた場合には
ストレスによって絶縁層（３）にクラックが生じやすい
という不都合がある。また１段差位置では絶縁層（３）
の耐蝕性が依然不充分であるため。
いわゆるサイド二ツｔの間逓が残される。
そこで、このような段切れの問題を解消するためいくつ
かの提案がなされている。その１つは。
かの提案がなされている。その１つは。
パターン層を斜めイオンエツチングすることである。こ
の上うにすれば、パターン層の段差自体がなくなり１段
切れが根本から解消される。しかしながら、この場合に
はエツチングによりパターン層の断面積を削減すること
となるため、パターン層のピッチ（幅）が小さいとぎＫ
は十分な導電性を得ることが困難となる。また、イオン
エツチングではレジストが厚いためイオンの斜め方向か
らの照射が困難なことも多″い。
の上うにすれば、パターン層の段差自体がなくなり１段
切れが根本から解消される。しかしながら、この場合に
はエツチングによりパターン層の断面積を削減すること
となるため、パターン層のピッチ（幅）が小さいとぎＫ
は十分な導電性を得ることが困難となる。また、イオン
エツチングではレジストが厚いためイオンの斜め方向か
らの照射が困難なことも多″い。
提案のもう１つは、パターン層自体でなく、その周辺の
絶縁層を糾めイオンエツチングするものである。すなわ
ち、属２図に示すように、パターン層（２）上に絶縁層
（３）を仮着したのち、パターン層（２）の法縁方向に
対して所定の角ｆ（鋭角）を−って矢印ＩＫ示すようＫ
Ａｒ等の不活性ガスのイオンを照射し、同時に、この照
射を基体（１）と相対的に矢印ｂＫ示すように回転させ
て行う。この場合。
絶縁層を糾めイオンエツチングするものである。すなわ
ち、属２図に示すように、パターン層（２）上に絶縁層
（３）を仮着したのち、パターン層（２）の法縁方向に
対して所定の角ｆ（鋭角）を−って矢印ＩＫ示すようＫ
Ａｒ等の不活性ガスのイオンを照射し、同時に、この照
射を基体（１）と相対的に矢印ｂＫ示すように回転させ
て行う。この場合。
パターン層（２）の縁部の段差は絶縁層（３）で瀧めら
れ、この絶縁層（３）には緩やかなスロープが形成され
る（第３図）、このようにすると、パターン層（２）自
体をエツチングすることがないので、上述の不都合をも
回避し５る。しかし五から、この場合には斜めイオンエ
ツチングにより、パターン層（２）の段差位置の絶縁層
（３）Ｋ耐蝕性がなくなり、のちの工程、たとえば上部
パターン層（図示略）のプラズマエツチング工程で菖４
図に示すようにサイドエッチが起こりやすくなる。これ
は、とくにレジストの位−ずれにより起こりやすくなる
。そして、このため絶縁不良となる。
れ、この絶縁層（３）には緩やかなスロープが形成され
る（第３図）、このようにすると、パターン層（２）自
体をエツチングすることがないので、上述の不都合をも
回避し５る。しかし五から、この場合には斜めイオンエ
ツチングにより、パターン層（２）の段差位置の絶縁層
（３）Ｋ耐蝕性がなくなり、のちの工程、たとえば上部
パターン層（図示略）のプラズマエツチング工程で菖４
図に示すようにサイドエッチが起こりやすくなる。これ
は、とくにレジストの位−ずれにより起こりやすくなる
。そして、このため絶縁不良となる。
本発明はこのような事情を考慮してなされたものであり
、パターン層の断面積を小とすることもなく、かつサイ
ドエッチの点でも問題がなく、さらに、他の特性を付加
し５る多層配線基板を提供することを目的としている。
、パターン層の断面積を小とすることもなく、かつサイ
ドエッチの点でも問題がなく、さらに、他の特性を付加
し５る多層配線基板を提供することを目的としている。
この発明では、このような目的を達成するためパターン
層の段差位置でスロープの付された纂ｌの絶縁層のうえ
に第２の絶縁層を被着するよ５にしている。
層の段差位置でスロープの付された纂ｌの絶縁層のうえ
に第２の絶縁層を被着するよ５にしている。
以下１本発明の一実施例につい″−ｃｐｓ図〜纂８図で
示す各工程にしたがって説明しよ５゜本例多層配線基板
ａυ（槙８図）を製造するには。
示す各工程にしたがって説明しよ５゜本例多層配線基板
ａυ（槙８図）を製造するには。
まず半導体基体′ａの上にパターン層ａＪを形成し、こ
のパターン層Ｉの５えに絶縁層Ｉを被着する。パターン
層員はたとえばＡＩ配線層、白金シリサイド配一層、タ
ングステン配一層である。絶縁層としては８１０． 、
５ｉｌＮ４ 、 ＰＩＱ （ポリイミド・イソイン、ド
ロキナゾリンディオン；日立■製耐熱性絶縁樹脂の商品
名）を用いうる。
のパターン層Ｉの５えに絶縁層Ｉを被着する。パターン
層員はたとえばＡＩ配線層、白金シリサイド配一層、タ
ングステン配一層である。絶縁層としては８１０． 、
５ｉｌＮ４ 、 ＰＩＱ （ポリイミド・イソイン、ド
ロキナゾリンディオン；日立■製耐熱性絶縁樹脂の商品
名）を用いうる。
つぎに、斜めイオンエツチングを行い、簗６図に示すよ
５に、パターン層Ｑ３の縁部周辺に傾斜を封する。斜め
イオンエツチングは纂２図の場合と同様に行う、傾斜の
匂配はたとえば３０〜５０’とする。
５に、パターン層Ｑ３の縁部周辺に傾斜を封する。斜め
イオンエツチングは纂２図の場合と同様に行う、傾斜の
匂配はたとえば３０〜５０’とする。
このようＫｉＩ＋めイオンエツチングを行った絶縁層α
滲の５えに纂７図に示すようＫさらに絶縁層−を被着す
る。この絶縁層ａ９としてもＳゑ０２ 、 Ｓｉ３Ｎ４
゜ＰＩＱ等を用いうる。そして、こののち、適宜破線で
示すフンタクトホールαｅを形成しておく。
滲の５えに纂７図に示すようＫさらに絶縁層−を被着す
る。この絶縁層ａ９としてもＳゑ０２ 、 Ｓｉ３Ｎ４
゜ＰＩＱ等を用いうる。そして、こののち、適宜破線で
示すフンタクトホールαｅを形成しておく。
こののち、菖８図に示すように金属層を付着させパター
ン形成を行い、上部のパターン層（１７）を絶縁層Ｑ５
の上に形成して、多層配線基板Ｏυを製造する。
ン形成を行い、上部のパターン層（１７）を絶縁層Ｑ５
の上に形成して、多層配線基板Ｏυを製造する。
このよつに’Ｌ、て得た多層配線着板αυでは、下層の
絶縁層Ｉを斜めイオンエツチングし【いるため。
絶縁層Ｉを斜めイオンエツチングし【いるため。
パターン層ａｚＫよる段差が緩やかとなり、上部のパタ
ーン層ａ７）Ｋ段切れが起こらなくなり、この結果、断
線を防止できる。そして、この下層の絶縁層Ｉの５九に
もう一層絶縁層α＄を被着しているため、たとえ下層の
絶縁層ａ４がパターン層ｌの縁部において耐蝕性に劣る
こととなっても、これを上部の絶縁層ａ９でカバーしう
る。したがって、のちのプラズマエツチング等にも安定
となり、サイドエッチを防止することができる。
ーン層ａ７）Ｋ段切れが起こらなくなり、この結果、断
線を防止できる。そして、この下層の絶縁層Ｉの５九に
もう一層絶縁層α＄を被着しているため、たとえ下層の
絶縁層ａ４がパターン層ｌの縁部において耐蝕性に劣る
こととなっても、これを上部の絶縁層ａ９でカバーしう
る。したがって、のちのプラズマエツチング等にも安定
となり、サイドエッチを防止することができる。
さらに、２つの１１８緑層α４．四を異なる物質で構成
し１種々の特性を付加させることも可能となる。
し１種々の特性を付加させることも可能となる。
たとえば、 Ｎｊの移動によるリークを防止するには、
下部の絶縁層α４を８ｉ０２で構成し、上部の絶縁層（
ハ）を８ｉｓＮ４で構成する。一般には、熱の擾ｔＫよ
りＮ／が移動してリークが発生することもあるが、この
ようＫすると８ｉｓＮ４の上部の絶縁層四によってこの
リークを防止できる。また、斜めイオンエッチを容易に
行いつつ、一層確実な絶縁を図るには、下部の絶縁層Ｉ
を通常の５ｉ０２で構成する一方、上部の絶縁層（ハ）
をＣＶＤ（ケζカル拳ベーパ・デポジット）Ｋよる８ｉ
０２で構成したり、ＰＳＧ（フォス７７のシリケイト・
グラス）で構成したりすればよい。
下部の絶縁層α４を８ｉ０２で構成し、上部の絶縁層（
ハ）を８ｉｓＮ４で構成する。一般には、熱の擾ｔＫよ
りＮ／が移動してリークが発生することもあるが、この
ようＫすると８ｉｓＮ４の上部の絶縁層四によってこの
リークを防止できる。また、斜めイオンエッチを容易に
行いつつ、一層確実な絶縁を図るには、下部の絶縁層Ｉ
を通常の５ｉ０２で構成する一方、上部の絶縁層（ハ）
をＣＶＤ（ケζカル拳ベーパ・デポジット）Ｋよる８ｉ
０２で構成したり、ＰＳＧ（フォス７７のシリケイト・
グラス）で構成したりすればよい。
また１本鉤では絶縁層α尋、時のストレスが小さくなる
のでクラックの発生を抑えることができる。
のでクラックの発生を抑えることができる。
すなわち１個々の絶縁層Ｉ、（ハ）の膜厚を一層の絶縁
層の場合、に比して半減させることができ、ストレスを
分散させることとなるのである。
層の場合、に比して半減させることができ、ストレスを
分散させることとなるのである。
以上述べたよ５に１本発明の多層配線基板によれば、下
部のパターン層の肩部近傍で傾斜の付された下部の絶縁
層の上にもう一層絶縁層を被着している。したがって、
パターン層の段差の問題は下部の絶縁層で解消でき、他
方この下部の絶縁層の耐蝕性等１％性の劣化を上部の絶
縁層で補強でき、安定した絶縁を行うことができる。し
かも。
部のパターン層の肩部近傍で傾斜の付された下部の絶縁
層の上にもう一層絶縁層を被着している。したがって、
パターン層の段差の問題は下部の絶縁層で解消でき、他
方この下部の絶縁層の耐蝕性等１％性の劣化を上部の絶
縁層で補強でき、安定した絶縁を行うことができる。し
かも。
絶縁層を２層としているため、絶縁層材料の選定の自由
度が高くなり１種々の特性、たとえばイオンのストッパ
等を付加させることができる。また。
度が高くなり１種々の特性、たとえばイオンのストッパ
等を付加させることができる。また。
同じ厚さの結縁層を一層で構成した場合に比して。
ストレスを分散できるのでクラックの発生率を小さくお
さえることができる。
さえることができる。
菖１図〜第４図は本発明の説明のための断面図。
ａＳ図〜纂８図は本発明の多層配線基板の一実施例を工
程にしたがって示す断面図である。 Ｑ２は半導体基体、Ｑ３．αηはパターン層、α４．ａ
５は絶縁層である。 会
程にしたがって示す断面図である。 Ｑ２は半導体基体、Ｑ３．αηはパターン層、α４．ａ
５は絶縁層である。 会
Claims (1)
- 基体上に形成されたｇｔの導体パターンと、この第１の
導体パターンを覆うように形成され、かつ上記纂１の導
体パターンの肩部近傍において傾斜の付されたｌｉｌの
絶縁層と、この纂ｌの絶縁層上に形成されたＩＩ２の絶
縁層と、この編２の絶縁層上に形成された纂２の導体パ
ターンとを有することを特徴とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079682A JPS58176950A (ja) | 1982-04-12 | 1982-04-12 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079682A JPS58176950A (ja) | 1982-04-12 | 1982-04-12 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176950A true JPS58176950A (ja) | 1983-10-17 |
Family
ID=13152627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6079682A Pending JPS58176950A (ja) | 1982-04-12 | 1982-04-12 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214538A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 配線構造体の製造方法 |
| JPH0256933A (ja) * | 1988-05-18 | 1990-02-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1982
- 1982-04-12 JP JP6079682A patent/JPS58176950A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214538A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 配線構造体の製造方法 |
| JPH0256933A (ja) * | 1988-05-18 | 1990-02-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4670091A (en) | Process for forming vias on integrated circuits | |
| KR100364349B1 (ko) | 반도체장치 | |
| JPH08306774A (ja) | 半導体装置及びその製造方法 | |
| EP0788160A2 (en) | Semiconductor device having a multi-layered wire structure | |
| JPH04229618A (ja) | 集積回路デバイスの接点及びその形成方法 | |
| US20030062592A1 (en) | Fuse element, semiconductor device and method for manufacturing the same | |
| JP4504791B2 (ja) | 半導体回路装置及びその製造方法 | |
| JPS58176950A (ja) | 多層配線基板 | |
| JPH05326510A (ja) | 半導体装置 | |
| US20030222348A1 (en) | Semiconductor device | |
| US6897136B2 (en) | Method for forming fuse in semiconductor device | |
| JP2508831B2 (ja) | 半導体装置 | |
| JP3624513B2 (ja) | 半導体装置の製造方法 | |
| JP4089316B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62137853A (ja) | 多層配線の形成方法 | |
| JPH0856024A (ja) | 集積回路の製造方法 | |
| JPH04214630A (ja) | 半導体装置の製造方法 | |
| JPH06236928A (ja) | 半導体装置およびその製造方法 | |
| JPH0234928A (ja) | 半導体装置の製造方法 | |
| KR19990026626A (ko) | 반도체 공정의 금속배선 형성방법 | |
| JPH0794481A (ja) | 半導体装置の製造方法 | |
| JPH04196428A (ja) | 半導体装置の製造方法 | |
| JPH07193130A (ja) | 半導体装置の製造方法 | |
| JPH06342850A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH05206142A (ja) | 半導体集積回路装置およびその製造方法 |