JPS58166424A - インタフエ−ス部タイミング制御方式 - Google Patents
インタフエ−ス部タイミング制御方式Info
- Publication number
- JPS58166424A JPS58166424A JP4940782A JP4940782A JPS58166424A JP S58166424 A JPS58166424 A JP S58166424A JP 4940782 A JP4940782 A JP 4940782A JP 4940782 A JP4940782 A JP 4940782A JP S58166424 A JPS58166424 A JP S58166424A
- Authority
- JP
- Japan
- Prior art keywords
- data
- timing
- register
- mode
- timing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［株］ 発明の技術分野
本発明は、インタフ、−ス郁タイ電／グ制御方式、特に
他装置に対惰するインタフェース部における少なくとも
１つの＃！＆層について嶋該処理の開始タイミングを選
択可能に構成し、より多くの種類の他装置と接続できる
ようにしたインタフェース部タイ２ング制御方式に関す
るものである。
他装置に対惰するインタフェース部における少なくとも
１つの＃！＆層について嶋該処理の開始タイミングを選
択可能に構成し、より多くの種類の他装置と接続できる
ようにしたインタフェース部タイ２ング制御方式に関す
るものである。
◎ 技術の背景と問題点
従来から他装置との間での情報の授受に関与するインタ
フェース部において社、例えば送信リクエスト・イン５
ＲＱＩＮを成るサイクルに同期して受信しその後に別の
サイクルに同期してデータ・イン・バスＤＩＢ上のデー
タを受信するようにされる。従来から上記８ＲＱＩＮを
受信するサイクルとデータを受信するサイクルとは固定
的に定められ【おり、轟該定められた態様に舎致しない
形の送信を行う他装置は接続できないものであった。
フェース部において社、例えば送信リクエスト・イン５
ＲＱＩＮを成るサイクルに同期して受信しその後に別の
サイクルに同期してデータ・イン・バスＤＩＢ上のデー
タを受信するようにされる。従来から上記８ＲＱＩＮを
受信するサイクルとデータを受信するサイクルとは固定
的に定められ【おり、轟該定められた態様に舎致しない
形の送信を行う他装置は接続できないものであった。
また２つの装置間での信号達嶌時間を正確に予測して設
計することは困難であることや、逆に言えない設計時に
要求さ′れる値を実現するための調整作業に多くの労力
を資すことになることなど、上記の如く同定的に宏めら
れていることに起因する問題を含んでいる。
計することは困難であることや、逆に言えない設計時に
要求さ′れる値を実現するための調整作業に多くの労力
を資すことになることなど、上記の如く同定的に宏めら
れていることに起因する問題を含んでいる。
０ 発明の目的と構成
本発明は、上記の点を解決することを目的とし、タイミ
ング供給に可便性を与えて上記の点を解決したタイミン
グ制御方式を提供することを目的としている。そしてそ
のため、本発明のインタフェース部タイミング制御方式
は予め定められたサイクル・タイムのもとで動作すると
共に、他装置とのインタフェース部が複数のマシン・サ
イクを動へ 作土の１単位として動作する情報処理装置において、上
記動作上の１単位内を複数個の区分サイクルに区分する
よう構成すると共に、上記インタフェース部内での上記
１単位内の複数個の各処理における処理開始タイミング
を、上記区分サイクルに合わせて変更可能に選択するよ
うにしたことを特徴としている。以下図面を参照しつつ
説明する。
ング供給に可便性を与えて上記の点を解決したタイミン
グ制御方式を提供することを目的としている。そしてそ
のため、本発明のインタフェース部タイミング制御方式
は予め定められたサイクル・タイムのもとで動作すると
共に、他装置とのインタフェース部が複数のマシン・サ
イクを動へ 作土の１単位として動作する情報処理装置において、上
記動作上の１単位内を複数個の区分サイクルに区分する
よう構成すると共に、上記インタフェース部内での上記
１単位内の複数個の各処理における処理開始タイミング
を、上記区分サイクルに合わせて変更可能に選択するよ
うにしたことを特徴としている。以下図面を参照しつつ
説明する。
０ 発明の実施例
第１図へ〇は送信リクエスト信号とデータ送出とのタイ
きングに多少の差異をもつ他装置に対する本発明による
インタフェースの態様を説明する説明図、第２図は本発
明によるタイミング信号を発生する一実施例構成、第３
図は第２図図示構成によって得られるタイ７ング信号を
利用する、本発明の一実施例構成を示す。
きングに多少の差異をもつ他装置に対する本発明による
インタフェースの態様を説明する説明図、第２図は本発
明によるタイミング信号を発生する一実施例構成、第３
図は第２図図示構成によって得られるタイ７ング信号を
利用する、本発明の一実施例構成を示す。
第１図四および０においては、（！）他装置が、送信リ
クエスト信号８ＲＱを発した後にデータをデータ・アウ
ト・バスＤＯＢ上に乗せ、（１）自装置が、タイミング
信号ＴＩＭＯＮＴｌに同期して送信リクエスト・イン信
号８ＲＱＩＮを受取り、次いでデータ・イン・バス上の
データをタイミング信号ＴＩＭＯＮＴ２に同期して受取
り、（２）更に自装置が送信リクエスト・ラッチ８ＲＱ
Ｌ ラッチして、データ・レジスタＤＲＧにデータを
セットする態様を示している。
クエスト信号８ＲＱを発した後にデータをデータ・アウ
ト・バスＤＯＢ上に乗せ、（１）自装置が、タイミング
信号ＴＩＭＯＮＴｌに同期して送信リクエスト・イン信
号８ＲＱＩＮを受取り、次いでデータ・イン・バス上の
データをタイミング信号ＴＩＭＯＮＴ２に同期して受取
り、（２）更に自装置が送信リクエスト・ラッチ８ＲＱ
Ｌ ラッチして、データ・レジスタＤＲＧにデータを
セットする態様を示している。
第１区内の場合と第１図０の場合とでは、他装置が信号
Ｓ几Ｑを発してからパスＤＯＢ上にデータを乗せるまで
の時間に差異がある。このために、自装置側においても
、タイミング信号ＴｉＭＯＮＴ１とタイミング信号Ｔｉ
ＭＯＮＴｇ との発生時点が異なることが必要である
。従来の場合には、自装置内で当該タイミング信号の発
生時点が固定的に定められているために、第１回内に対
応する他装置と接続できる自装置は、第１図０に対応す
る他装置と接続できないものであった。また逆の場合も
そうであった。
Ｓ几Ｑを発してからパスＤＯＢ上にデータを乗せるまで
の時間に差異がある。このために、自装置側においても
、タイミング信号ＴｉＭＯＮＴ１とタイミング信号Ｔｉ
ＭＯＮＴｇ との発生時点が異なることが必要である
。従来の場合には、自装置内で当該タイミング信号の発
生時点が固定的に定められているために、第１回内に対
応する他装置と接続できる自装置は、第１図０に対応す
る他装置と接続できないものであった。また逆の場合も
そうであった。
本発明はこのような問題を解決することを目的としてお
り、ｇ２図は亨発明によるタイミング信号を発生する一
実施例構成を示している。図中の符号１はレジスタ、２
は一１回路、３けデコーダ、４は選択指示レジスタ、５
ないし７は夫々アンド回路を表わしている。
り、ｇ２図は亨発明によるタイミング信号を発生する一
実施例構成を示している。図中の符号１はレジスタ、２
は一１回路、３けデコーダ、４は選択指示レジスタ、５
ないし７は夫々アンド回路を表わしている。
レジスタ１の内容は、−ｉ回路２によって例えば「３」
、［２，１、ｒｌＪ、ｒ３Ｊ、［２Ｊ、ｒｌＪ・・・・
・・の如く更新される。そしてデコーダ３は各値を解読
する。レジスタ４には、第１区内に示す如き態様でタイ
ミング信号ＴｊＭＯＮＴ１とＴｉＭＯＮＴｌ とを発
生するか、第２図０に示す如き態様でタイミング信号Ｔ
轟ＭＯＮＴＩとＴｉＭＯＮＴｌ とを発生するかを指
示するデータをセットするようにする。第２図図示の場
合、レジスタ２に値「０」をセットすることによって、
第１園内図示の態様となり、値「１」をセットすること
によって第１図０図示の態様となる。即ち値「０」がセ
ットされた場合には、レジスタ１の内容が「３」のとき
タイミング信号＋ＴｉＭＯＮ’ｒｌが発せられ、レジス
タｌの内容が「２」のときタイミング信号＋ＴｉＭＯＮ
Ｔ２ が発せられる。
、［２，１、ｒｌＪ、ｒ３Ｊ、［２Ｊ、ｒｌＪ・・・・
・・の如く更新される。そしてデコーダ３は各値を解読
する。レジスタ４には、第１区内に示す如き態様でタイ
ミング信号ＴｊＭＯＮＴ１とＴｉＭＯＮＴｌ とを発
生するか、第２図０に示す如き態様でタイミング信号Ｔ
轟ＭＯＮＴＩとＴｉＭＯＮＴｌ とを発生するかを指
示するデータをセットするようにする。第２図図示の場
合、レジスタ２に値「０」をセットすることによって、
第１園内図示の態様となり、値「１」をセットすること
によって第１図０図示の態様となる。即ち値「０」がセ
ットされた場合には、レジスタ１の内容が「３」のとき
タイミング信号＋ＴｉＭＯＮ’ｒｌが発せられ、レジス
タｌの内容が「２」のときタイミング信号＋ＴｉＭＯＮ
Ｔ２ が発せられる。
言うまでもなくレジスタ４の内容が「１」のとき、レジ
スタ１の内容がｒｌＪとなったときにタイミング信号＋
ＴｉＭＯＮＴ２が発せられる。
スタ１の内容がｒｌＪとなったときにタイミング信号＋
ＴｉＭＯＮＴ２が発せられる。
第３図は第２ｗｊＡ図示構成によって得られるタイミン
グ信号を利用する本発明の一実施例構成を示している。
グ信号を利用する本発明の一実施例構成を示している。
ａ！Ｊ中の符号８は送信リクエスト・ラッチ（８ＲＱＬ
）ｉはデータ・レジスタ（ＤｆＬＧ）、１Ｇ、１１は夫
々アンド回路を表わしている。また８ＲＱＩＮ、ＤＩＢ
、ＴｉＭＯＮＴｌ、Ｔ轟ＭＯＮＴ２は第１区または第２
図に対応し、Ｌ））ｔＧＯＵＴはデータ・レジスタ（１
）ＫＧ）ｇの内容を表わしている。
）ｉはデータ・レジスタ（ＤｆＬＧ）、１Ｇ、１１は夫
々アンド回路を表わしている。また８ＲＱＩＮ、ＤＩＢ
、ＴｉＭＯＮＴｌ、Ｔ轟ＭＯＮＴ２は第１区または第２
図に対応し、Ｌ））ｔＧＯＵＴはデータ・レジスタ（１
）ＫＧ）ｇの内容を表わしている。
タイミング信号ＴｉＭＯＮＴ１ に同期して、アンド
回１１１０がオンされ、ラッチ８が送信リクエストをラ
ッチする。そして、タイミングＴｊＭＯＮＴ２に同期し
て、アンド回路１１がオンされ、データ・レジスタ９に
データがセットされる。この場合のタイミング（Ｎ号Ｔ
ｊＭＯＮＴ２の発生時点を、揮２図図示の構成によっ【
選択することにより、第１図内図示に対応する他装置か
らのデータも、また第１図◎図示に対応する他装置から
のデータも受信することが可能となる。あるいは、現場
において装置を設置した際に、本来第１回内図示のタイ
ミングでデータが到来すべきなのに、データが大きく遅
れて到来することによって＃Ｉ１図０図示図示き場合に
なったとしても、容易に対処することが可能となる。
回１１１０がオンされ、ラッチ８が送信リクエストをラ
ッチする。そして、タイミングＴｊＭＯＮＴ２に同期し
て、アンド回路１１がオンされ、データ・レジスタ９に
データがセットされる。この場合のタイミング（Ｎ号Ｔ
ｊＭＯＮＴ２の発生時点を、揮２図図示の構成によっ【
選択することにより、第１図内図示に対応する他装置か
らのデータも、また第１図◎図示に対応する他装置から
のデータも受信することが可能となる。あるいは、現場
において装置を設置した際に、本来第１回内図示のタイ
ミングでデータが到来すべきなのに、データが大きく遅
れて到来することによって＃Ｉ１図０図示図示き場合に
なったとしても、容易に対処することが可能となる。
■ 発明の詳細
な説明した如く、本発明によれば、インタフェース部に
才ｄげるタイ建ング信号発生に自由席を与えることがで
き、他装置との接続が容易となる
才ｄげるタイ建ング信号発生に自由席を与えることがで
き、他装置との接続が容易となる
第１図内０は送信リクエスト信号とデータ送出とのタイ
ミングに多少の差異をもつ他装置に対する本発明による
インタフ、−スの態様を説明する説明図、絡２図は本発
明によるタイオング信号を発！４コする一実施例構成、
第３図は第２図図示構成によって得られるタイきング信
号を利用する本発明の一実施例構成を示す。 図中、１けレジスタ、２は一１回路、３けデコーダ、８
は送信リクエスト・ラッチ、９けデータ・レジスタを表
わす。 特許出願人 富士通株式会社 伏理人弁理士 森 １） 寛 （外１名） ・）
ミングに多少の差異をもつ他装置に対する本発明による
インタフ、−スの態様を説明する説明図、絡２図は本発
明によるタイオング信号を発！４コする一実施例構成、
第３図は第２図図示構成によって得られるタイきング信
号を利用する本発明の一実施例構成を示す。 図中、１けレジスタ、２は一１回路、３けデコーダ、８
は送信リクエスト・ラッチ、９けデータ・レジスタを表
わす。 特許出願人 富士通株式会社 伏理人弁理士 森 １） 寛 （外１名） ・）
Claims (1)
- 【特許請求の範囲】 予め定められたサイクル・タイムのもとで動作すると共
に、他装置とのインタフェース部が複数のｉシン・サイ
クな動作上０１単位として動作する情報処理装置におい
【、上記動作上の１単位内を壷数個の区分サイタルに区
分するよう構成すると共に、上記インタフ、−ス部内で
の１紀１単位内の被数側の各Ｊ６１１における処理開始
タイ建ングを、上記区分サイクルに合わせて変更可能に
選択するようにしたことを特徴とするインタフ、−ス部
タイミング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4940782A JPS58166424A (ja) | 1982-03-27 | 1982-03-27 | インタフエ−ス部タイミング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4940782A JPS58166424A (ja) | 1982-03-27 | 1982-03-27 | インタフエ−ス部タイミング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166424A true JPS58166424A (ja) | 1983-10-01 |
Family
ID=12830189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4940782A Pending JPS58166424A (ja) | 1982-03-27 | 1982-03-27 | インタフエ−ス部タイミング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271037A (ja) * | 1986-05-19 | 1987-11-25 | Fujitsu Ltd | デ−タ転送制御方式 |
| JPS6337454A (ja) * | 1986-08-01 | 1988-02-18 | Fujitsu Ltd | 非同期転送制御装置 |
| JPS63182765A (ja) * | 1987-01-23 | 1988-07-28 | Fujitsu Ltd | ダイレクトメモリアクセス制御方式 |
-
1982
- 1982-03-27 JP JP4940782A patent/JPS58166424A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271037A (ja) * | 1986-05-19 | 1987-11-25 | Fujitsu Ltd | デ−タ転送制御方式 |
| JPS6337454A (ja) * | 1986-08-01 | 1988-02-18 | Fujitsu Ltd | 非同期転送制御装置 |
| JPS63182765A (ja) * | 1987-01-23 | 1988-07-28 | Fujitsu Ltd | ダイレクトメモリアクセス制御方式 |
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