JPH02228716A - クロック信号分配器の合成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挾ＪυＥ団 本発明はクロック信号分配器の合成方式に関し、特に階
層設計法によって同期式論理口ｒ＃１設計を行うときの
クロック信号分配器の合成方式に関する。

良米蓋逝 従来、階層設計手法による論理回路の設計においては、
階層構造を構成する各ブロック内のレジスタ数がそれぞ
れ異なるため、下位ブロック内のレジスタ数を考慮して
上位ブロックでクロック信号分配器を作成してクロック
信号を分岐させ、クロックスキュー（Ｃｌｏｃｋ　Ｓｋ
ｅｗ）が発生しないように下位ブロックでクロック入力
端子数を適当に設定する必要があった。

しかし、そのクロック信号分配器の設計作業は、人手に
よって行われていたため、時間的及び労力的に大きな障
害が発生するという欠点があった。

ル匪ム旦追 本発明の目的は、上述の点に鑑み、階層展開後にクロッ
ク信号分配器を自動的に合成し再分配することによって
、階層設計時の労力及び時間の節約ができるクロック信
号分配器の合成方式を提供することである。

魚凹しリ１虞 本発明によるクロック信号分配器の合成方式は、構成要
素となる基本バッファを複数含み、クロック信号を分配
するクロック信号分配器の合成方式論理回路を構成する
各レジスタの接続状態を示す論理接続情報を格納する論
理接続情報格納手段と、前記論理接続情報格納手段から
クロック信号の分配の対象となるレジスタの総数及び前
記レジスタの入力負荷値を検出するレジスタ検査手段と
、前記基本バッファの入出力負荷情報を格納する基本バ
ッファ入出力負荷情報格納手段と、前記レジスタ検査手
段によって検出されたクロック信号の分配の対象となる
レジスタの総数及び前記レジスタの入力負荷値並びに基
本バッファ入出力負荷情報格納手段に格納されている前
記入出力負荷情報をもとに合成しようとするクロック信
号分配器を楕成するバッファの段数を決定する段数決定
手段と、 前記レジスタ検査手段によって検出されたクロック信号
の分配の対象となるレジスタの総数及びレジスタの入力
負荷値並びに基本バッファ入出力負荷情報格納手段によ
って格納されている前記入出力負荷情報更には前記段数
決定手段によって決定された段数情報をもとに各段にお
ける分配信号数を決定する分配信号数決定手段と、 前記段数決定手段によって決定された段数情報及び前記
分配信号数決定手段によって決定された各段における分
配信号数情報をもとにクロック信号分配器の論理接続情
報を合成するクロック信号分配器合成手段とを有し、 前記論理接続情報格納手段に格納されている論理接続情
報及びクロック信号分配器合成手段により合成された論
理接続情報を用いて前記クロック信号分配器を合成する
ようにしたことを特徴とする。

１１週 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明によるクロック信号分配器の合成方式の
一実施例の構成を示すブロック図である。

図において、本発明の一実施例によるクロック信号分配
器の合成方式は、クロック信号の再分配処理が必要な（
つまり、処理の対象となる）論理回路の論理接続情報が
格納されている磁気記憶媒体である論理接続情報格納手
段１と、論理回路の論理接続情報からクロック信号の分
配の対象となるレジスタの総数及びレジスタの入力負荷
値（ＦＡＮ−ＩＮ）を検出するレジスタ検査手段２と、
クロック信号分配器の構成要素となる基本バッファの入
出力負荷情報（ＦＡＮ−ＩＮ及びＦＡＮ−ＯｌＪＴ）が
予め格納されている磁気記憶媒体である基本バッファ負
荷情報格納手段３と、レジスタ検査手段２によって検出
されたクロック信号の分配の対象となるレジスタの総数
及びレジスタの入力負荷値並びに基本バッファ入出力負
荷情報格納手段３に格納されている基本バッファの入出
力負荷情報から合成しようとするクロック信号分配器の
段数を決定する段数決定手段４とを含んで楕成されでい
る。

また、本実施例によるクロック分配器の合成方式は、レ
ジスタ検査手段２によって検出された、クロック信号の
分配の対象となるレジスタの総数及びレジスタの入力負
荷値並びに基本バッファ入出力負荷情報格納手段３に格
納されている基本バッファ入出力負荷情報更には段数決
定手段４によって決定された段数情報から各段における
分配信号数を決定する分配体号数決定手段５と、段数決
定手段４によって決定されたクロック信号分配器の段数
情報及び分配体号数決定手段５によって決定された各段
における分配信号数情報からクロック信号分配器の論理
接続情報を合成するクロック信号分配器合成手段６と、
論理接続情報格納手段１に格納されているクロック信号
の再分配処理が必要な論理回路の論理接続情報及びクロ
ック信号分配器合成手段６で合成されたクロック信号分
配器の論理接続情報からクロック信号の再分配処理を行
うクロック信号再分配手段７と、クロック信号の再分配
処理後の論理回路の論理接続情報が格納される磁気記憶
媒体である論理接続情報格納手段８とを含んで構成され
ている。なお、符号９〜１９はそれぞれデータ転送路を
示している。

ここで、第２図を参照すると、論理接続情報格納手段１
に格納されている、クロック信号の再分配処理が必要な
論理回路は模式的に表すと図のようになる０図において
、サブブロックＡ及びＢの中では最適なクロック信号の
分配が行われているが、階層展開後の論理回路Ｃのクロ
ック信号の分配はｉ適なものではなくなる。これは、等
段数。

負荷均等ではなくなるからであり、この場合にはクロ１
クスキユーが生じることになる。

次に、第３図を参照すると、基本バッファ入出力負荷情
報格納手段３に格納されている入出力負荷情報を模式的
に図のように示すことができる。

図において、各バッファＤは、入力ピン１個、出力ビン
１個を持つ基本バッファである。このバッファＤの許容
負荷数をｆＯとすれば、入力負荷数が１であるブロック
Ｅに対しては、１０個まで信号の分配が可能となる。ま
た、この基本バッファＤの入力負荷値ｆｉとすれば、１
個の基本バッファＤから（ｆＯ／ｆｉ）個の基本バッフ
ァＤに分配できることになる。

さらに、第４図を参照すると、クロック信号分配器合成
手段６で合成されたクロック信号分配器の論理接続情報
は模式的に表すと図のようになる。

図において、Ｓｌ　、　Ｓ２　、・・・・・・、Ｓｒは
各段における基本バッファ１個当りの分配信号数である
。

また、ｒは段数を示している。

第５図には第２図中のクロック信号の再分配処理が必要
な論理回路に対して、本発明を適用した場合の具体例が
示されている。これは、第２図におけるブロックＡ内の
レジスタが５個、ブロックＢ内のレジスタが１５個であ
るとき、第３図に示されている基本バッファＤに入力負
荷値が１．許容負荷値が１０であるようなファンアウト
用のバッファを使用して本実施例を適用した結果を示し
ている。つまり、等段数、負荷均等となるように合成さ
れることになる。

次に、第１図のように構成された本実施例のクロック信
号分配器の合成方式について説明する。

まず、論理接続情報格納手段１に格納されているクロッ
ク信号の再分配処理が必要な論理回路の論理接続情報は
データ転送路９を介してレジスタ検査手段２に転送され
る他にデータ転送路１８を介してクロック再分配手段７
に転送される。

レジスタ検査手段２では、その論理接続情報をもとに、
その中で用いられているレジスタの総数及びレジスタの
入力負荷値を検出し、このレジスタに関する情報はデー
タ転送＃１１０を介して段数決定手段４に転送される池
にデータ転送路１２を介して分配体号数決定手段５に転
送される。

一方、基本バッファ入出力負荷情報格納手段３には、基
本バッファの入出力負荷情報が格納されている。この基
本バッファ入出力負荷情報はデータ転送路１１を介して
段数決定手段４に転送される曲にデータ転送路１４を介
して分配体号数決定手段５に転送される。

例えば、基本バッファが第３図に示されているバッファ
Ｄであれば、入力負荷値ｆｉ及び許容負商値ｆＯが入出
力負荷情報として転送されることになる。

段数決定手段４では、データ転送路１ｏを介して得られ
たレジスタの総数及びレジスタの入出力負荷値並びにデ
ータ転送路１１を介して得られた基本バッファ入出力負
荷情報をもとにクロック信号分配器の段数を決定する。

この段数情報はデータ転送路１３を介して分配信号数決
定手段５に転送される他に、データ転送路１５を介して
クロック信号分配器合成手段６に転送される。

例えば、論理回路で用いられているレジスタの総数をＮ
、各レジスタの入力負荷値がＦｆ、基本バッファとして
第３図のバッファＤを用いた場合には、次式■をみたす
ｍが段数となる。

スタの入力負荷値並びにデータ転送路１３を介して得ら
れた段数情報、更にはデータ転送路１４を介して得られ
た基本バッファ入出力負荷情報をもとに、各段の分配信
号数を決定する。

例えば、もとの論理回路で用いられているレジスタの総
数をＮ、各レジスタの入力負荷値がＦｆ。

基本バッファとして第３図のバッファＤを用い、また段
数決定手段４で決定された段数がｍであるときには、」
段目の基本バッファの分配信号数をａとすると、次式〇
を満たす各段の分配信号数の積ｆＩａｊが最小となるよ
うにａｌ　、　ａ２　、・・・、ａ、Ｊ：Ｉ ｍを決定する。なお、ｆｔａｊ　−Ｎが再分配処理のＵ
冨１ とき発生されるダミーブロックの数となる。このダミー
ブロックは負荷を均等にするためにのみ発生されるもの
である。

次に、分配信号数決定手段５では、データ転送路１２を
介して得られたレジスタの総数及びレジそして、各段の
分配信号数情報はデータ転送路１６を介してクロック信
号分配器合成手段６に転送される。

クロック信号分配器合成手段６では、段数情報及び分配
信号数情報をもとにクロック信号分配器の論理接続情報
を合成し、その合成されたクロック信号分配器の論理接
続情報は、データ転送路１７を介してクロック信号再分
配手段７に転送される。

例えば、段数がｒ、各段の分配信号数Ｓｔ　、　Ｓ２、
・・・、Ｓｒであるときには第４図に示されているよう
な分配器を合成するのである。

最後に、クロック信号再分配手段７では、論理接続情報
格納手段ｌに格納されている論理接続情報及びクロック
信号分配器合成手段６で合成されたクロック信号分配器
の論理接続情報をもとにクロック信号の再分配処理を行
い、新たな論理回路の論理接続情報を作成する。この論
理接続情報は、データ転送路１９を介して論理接続情報
格納手段８に転送される。

例えば、クロック信号分配器合成手段６で合成されたク
ロック信号分配器を用いて再分配処理を行うとｎ５ｊ−
Ｎ個のダミーブロックが発生されＪ叫 ることになる、これにより、クロックスキューの発生が
防止される。

ｉ肌曵皇１ 以上説明したように本発明は、階層展開後にクロック信
号分配器を自動的に合成し、クロックスキューが発生し
ないように再分電することにより、時間的及び労力的に
大きな障害となっていた、階層設計時の人手によるクロ
ック分配器の設計作業をなくすことができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の実施例によるクロック信号分配器の構
成を示すブロック図、第２図は第１図中の論理接続情報
格納手段１に格納されているクロック信号の再分配処理
が必要な論理回路を示す模式図、第３図は第１図中の基
本バッファ入出力負荷情報格納手段３に格納されている
基本バッファの入出力負荷情報を示す模式図、第４図は
第１図中のクロック信号分配器合成手段６で合成された
クロック信号分配器の論理接続情報を示す模式図、第５
図は第２図中のクロック信号の再分配処理が必要な論理
回路に対して本発明を適用した結果の具体例を示す図で
ある。 主要部分の符号の説明 １・・・・・・論理接続情報格納手段 ２・・・・・・レジスタ検査手段 ３・・・・・・基本バッファ入出力負荷情報格納手段 ４・・・・・・段数決定手段 ５・・・・・・分配信号数決定手段 ６・・・・・・クロック信号分配器合成手段７・・・・
・・クロック信号再分配手段８・・・・・・論理接続情
報格納手段 ９〜１つ・・・・・・データ転送路 出願人　日本電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）構成要素となる基本バッファを複数含み、クロッ
   ク信号を分配するクロック信号分配器の合成方式であっ
   て、 論理回路を構成する各レジスタの接続状態を示す論理接
   続情報を格納する論理接続情報格納手段と、前記論理接
   続情報格納手段からクロック信号の分配の対象となるレ
   ジスタの総数及び前記レジスタの入力負荷値を検出する
   レジスタ検査手段と、前記基本バッファの入出力負荷情
   報を格納する基本バッファ入出力負荷情報格納手段と、 前記レジスタ検査手段によって検出されたクロック信号
   の分配の対象となるレジスタの総数及び前記レジスタの
   入力負荷値並びに基本バッファ入出力負荷情報格納手段
   に格納されている前記入出力負荷情報をもとに合成しよ
   うとするクロック信号分配器を構成するバッファの段数
   を決定する段数決定手段と、 前記レジスタ検査手段によって検出されたクロック信号
   の分配の対象となるレジスタの総数及びレジスタの入力
   負荷値並びに基本バッファ入出力負荷情報格納手段によ
   って格納されている前記入出力負荷情報更には前記段数
   決定手段によって決定された段数情報をもとに各段にお
   ける分配信号数を決定する分配信号数決定手段と、 前記段数決定手段によって決定された段数情報及び前記
   分配信号数決定手段によって決定された各段における分
   配信号数情報をもとにクロック信号分配器の論理接続情
   報を合成するクロック信号分配器合成手段とを有し、 前記論理接続情報格納手段に格納されている論理接続情
   報及びクロック信号分配器合成手段により合成された論
   理接続情報を用いて前記クロック信号分配器を合成する
   ようにしたことを特徴とするクロック信号分配器の合成
   方式。