JPS58140792A

JPS58140792A - 液晶表示用半導体集積回路

Info

Publication number: JPS58140792A
Application number: JP2109282A
Authority: JP
Inventors: 伸児田中; 菊地　迪夫
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1982-02-15
Filing date: 1982-02-15
Publication date: 1983-08-20
Also published as: JPH0467191B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、表示用半導体集積回路に関し、特にドツト
マトリックス構成の液晶表示用半導体集積回路に関する
。

この発明の目的は、表示自由度の高い液晶表示用半導体
集積回路を提供することにある。

この発明の他の目的は、汎用性の高い液晶表示用半導体
集積回路を提供するととＫある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例のブロック図が示され
ている。同図におい【、点線で囲まれた部分は、公知の
ＭＯＳ（金属絶縁物半導体）集積回路技術によって、１
つの半導体基板上に形成されている。

、この実施例では、４１ｋ制限されないが、ドツトマト
リックス構成の液晶表示装置の走査（コモン）線に対し
てマトリックス状とされた信号（セグメント）線用の表
示信号を形成する回路が、一つの半導体集積回路によっ
【構成されている。したがって、上記液晶表示装置の走
査線用のタイミング信号は、他の回路によって形成され
るものである。

この実施例の液晶表示用半導体集積回路Ｙ−ＩＣは、次
の各回路ブロックにより構成されている。

ＲＡＭは、ランダム・アクセス・メモリであり、液晶表
示装置のドツトに対ゐした画素データを保持する。この
実施例では、特Ｋｆｌｌｌｌ限されないが、ＲＡＭは、
４つのメモリプレイＲＡＭ、ないしＲＡＭ、に分割され
、それぞれが縦方向に８ビツト、横方向に５０ビツトの
メモリセルが配置されている。

したがって、全体としては、３２Ｘ５０ビツトの画素デ
ータを保持することができる。

アドレスカウンタＣＴＲ１は、マイクロプロセッサ等の
信号源と上記ＲＡＭとの画素データの授受を行なうため
のアドレス選択を行なうものであり、アドレスデコーダ
回路を含んでいる。このアドレスカウンタＣＴＲＩでは
、１つのアドレス設定により、８ビツト（１バイト）の
メモリセルが同時に選択され、並列的に８ビツトのデー
タの書込み／読出しが行なわれる。

したがって、このアドレスカウンタＣＴＲ１では、縦方
向に１／４選択（ＲＡＭ、ないしＲＡＭ４の選択）を行
なうＸアドレス信号Ｘ、ないしＸ。

と、横方向Ｋ１１５０選択を行なうＹアドレス信号Ｙ、
ないしＹｌ、とが形成される。上記アドレス信号のうち
、アドレス信号Ｙ、ないしＹ、、は、そのアップ又はダ
ウンカウント動作によって、上記８通される。

フリップフロップＦＦ１は、上記カウンタ動作の制゛御
信号υ／Ｄを保持するものであり、例えば制御信号Ｕ／
Ｄが＠１″ならばアップカウント動作を行なわせ、＠０
１″ならばダウンカウント動作を行なわせるものである
。

このように、アドレス信号が自動的ｋｌ＃進されるよう
ｋしたことｋより、画素データを書き込む際、いちいち
アドレス信号を入力しなく【もよくなる。従って、書き
込み操作が容易になる。

また、上記ＲＡＭのメモリセルには、それぞれ読出専用
出力回路が設けられている。この出力回路からの出力デ
ータは、上記表示用のデータとして用いられる。

アドレスカウンタＣＴＲｚは、上記表示用の画素データ
の読出し動作を行なうためのアドレス選択を行なうもの
であり、アドレスデコーダ回路ＤＥＣとカウンタ回路Ｃ
ＬＩＴとを含んでいる。このアドレスカウンタＣＴＲ２
では、縦方向Ｋｌ／３２の選択を行なうアドレス信号Ｚ
ＩないしｚＨが形成される。したがって、１つのアドレ
ス設定により、横方向に配置された５０ビツトのメモリ
セルが同時に選択されることになる。

そして、これらの同時ＶｃＩ！出された５０ビツトの画
素データは、ラッチ回路ＦＦ、によってそれぞれ一時的
に保持される。

上記カウンタ回路ＣＵＴは、５ビツトの２進カウンタで
あり、そのうち上位２ビツトは、ラッチ回路ＦＦ、で保
持された任意の先頭アドレスがプリセットされるようｋ
なっている。

例えば、上位２ビツトが′″０′″″′θ″ならば、先
頭アドレスがＺ、（ＲＡＭ１　）とされ、１０″＠１”
ならば先頭アドレスがＺ、（ＲＡＭ、）とされ、＠１″
１０″ならば先頭アドレスがｚｔｙ（ＲＡＭ、）とされ
、″１”′１”ならば先頭アドレスがｚｎ　（ＲＡ　Ｍ
　４　　）とされる。

上記アドレスデコーダ回路ＤＥＣは、上記５ビツトの２
進カクンタＣＬＪＴからの出力を受けて、この２進カウ
ンタの状態に対応したＺアドレス信号を出力する。例え
ば、上述したように２進カウンタの状態が＠ｏｏｏｏｏ
”のときｋは、アドレス信号ｚ１を出力し、それが′″
０１０００　’″のときＫは、アドレス信号２．を出力
し、それが”　１００００″のときｋは、アドレス信号
Ｚ１９を出力し、またそれが”１１０００″のときｋは
、アドレス信号２．を出力する。更に、２通カウンタが
１１１１１１”のときｋ、上記アドレスデコーダ回路Ｄ
ＥＣはアドレス信号２ゎを出力する。

このアドレスカウンタＣＴＲ２は、走査系のタイキング
信号Ｍ、ＦＲＭを受けて動作する。タイキング信号Ｍは
、第２図に示すよ５に、Ｎ本の走査線選択タイキング信
号であり、この信号Ｍを受けてアドレスカウンタＣＴＲ
２はカウンタ動作を行なう。タイキング信号ＦＲＭは、
フレーム信号であり、上記最初の走査線選択タイミング
信号鳩に同期し【形成される。この７レ一ム信号ＦＲＭ
を受けて、上記カウンタ回路ＣＵＴは、下位３ビツトが
クリアされ、上位２ビツトにラッチ回路ＦＦ。

の保持アドレスがプリセットサれる。

例えば、ラッチ回路ＦＦ、ｓｃ”ｏ”、＠Ｏ″がセット
されていた場合、フレーム信号ＦＲＭを受けることＫよ
り、上記カウンタＣＵＴの上位２ビツトには′０″、′
″０”がプリセットされ、その下位３ビツトはクリアさ
れる。従って、このときアドレスカウンタＣＴＲ，は、
上記２進カウンタＣＵＴＶＣ設定された状態″ｏｏｏｏ
ｏ”に対応した先頭アドレスｚｌを出力する。

以後、タイミング信号Ｍが印加されるたびに、上記カウ
ンタＣＬＩＴはカウントアツプし℃いく。

これに伴って、アドレスカウンタＣＴＲ２からは、順次
カウントアツプされたアドレス信号が出力される。

走査線の数を３２本とした場合には、上記アドレスカウ
ンタＣＴＲ２からアドレス信号ｚｎが出力された後で、
フレーム信号ＦＲＭが上記カウンタＣＬＩＴ及びラッチ
回路ＦＦ、に印加される。このため、アドレスカウンタ
ＣＴＲ２から、アドレス信号Ｚｓ１が出力された後、上
記カウンタＣＵＴは、再び上記先頭アドレスに対応した
状＄１）Ｃ設定され、以後上記と同様の動作がくり返さ
れる。

上記カウンタＣＵＴは、タイミング信号Ｍをカウントし
【いり【、その状態が＠１１１１１　’″になった後も
、まだ、フレーム信号ＦＲＭが印加されずに、タイミン
グ信号Ｍが印加された場合、上記カウンタＣＵＴは、＠
ｏｏｏｏｏ”の状態に戻り、タイミング信号Ｍのカウン
トを続けるようにされている。

このため、例えば、カラン−回路ＣＵＴを先頭アドレス
ＺＩＩＫ対応した状態″″１００００″に設定した場合
、アドレスカウンタＣＴＲ２は、タイ〉ング信号Ｍに従
って、時系列的にアドレス信号Ｚ、・から２．までを出
力する。すなわち、アドレスカウンタＣＴＲ２は、まず
２．・から２．までのアドレス信号を順次出力し、次い
で２．からｚ３．までのアドレス信号を順次出力する。

また、後で＃Ｅ５図を用い℃説明するように、走査線の
数が１６零に設定された場合には、設定された先買アド
レスからその走査線の数に対応した数のアドレスだけ後
のアドレス信号がアドレスカウンタＣＴＲ２から出力さ
れた後で、フレーム信号ＦＲＭが上記カウンタＣＬＪＴ
及びラッチ回路ＦＦ、に印加される。

例えば、ラッチ回路ＦＦ、に′０”、″１”がセットさ
れた場合、先頭アドレスは、上述したように２．に設定
される。このため、アドレスカウンタＣＴＲ２は、タイ
ミング信号Ｍに従って、時系列的にアドレス信号２．か
らアドレス信号ＺＮまでを出力する。このあとで、フレ
ーム信号ＦＲＭが、上記カウンタＣＵＴ及びラッチ回路
ＦＦ、に印加される。これにより、再び、カウンタＣＬ
ＯＴが先頭アドレスに対応した状態にプリセットされる
。

この先頭アドレスが、上記と同様Ｋ　Ｚ　＊に設定され
ている場合には、上記と同様な動作によりアドレスカウ
ンタＣＴＲ２は、時系列的にアドレス信号Ｚ、からＺ、
までを出力する。これに対して、上記先頭アドレスが異
なるアドレス、例えばＺｔＶＫ設定された場合、すなわ
ち、ラッチ回路ＦＦ。

に１１″、′０″がセットされた場合、フレーム信号Ｆ
ＲＭＫよって、カウンタＣＵＴはアドレス信号Ｚ１．に
対応した状態＠１００００”にプリセットされる。この
ため、アドレスカウンタＣＴＲ２は、タイミング信号Ｍ
に従って、時系列的にアドレス信号ＺｔＶから２．まで
を出力する。このあと再びフレーム信号ＦＲＭが印加さ
れ、以後上記と同様な動作がくり返される。

なお、ラッチ回路ＦＦ、に＠１”、＠Ｉ′″がセットさ
れた場合、すなわち先駆アドレスがＺ、、に設定された
場合、アドレスカウンタＣＴＲ２は、タイミング信号Ｍ
に従りて、時系列的にアドレス信号Ｚ　ｔＳからＺ、ま
でを出力する。すなわち、この場合、アドレスカウンタ
ＣＴＲ２は、まずアドレス信号２．から順次ｚｎまで出
力し９次いでアドレス信号Ｚ、から順次２．まで出力す
る。

ＤＶ、ないしＤＶ、は、液晶駆動回路であり、ラッチ回
路ＦＦ、からの１素データを受けて、セグメント駆動信
号Ｓ、ないしＳ−をそれぞれ形成する。これらの駆動回
路ＤＶ、ないしＤＶ、は。

特に制限されないが、４値の電源電圧ｖｌないしｖ４　
と、上記タイミング信号Ｍと、上記ラッチ回路ＦＦ、か
らの画素データとを受けて、例えばＩＡバイアス法によ
るセグメント駆動信号Ｓ、ないし８９６をそれぞれ形成
する。

Ｉｌｏは、入出力インターフェイスであり、マイクロプ
ロセッサ等の信号源に対するデータＤ。

制御信号Ｃの授受を行なう。この制御信号Ｃには、チッ
プセレクト（システムアドレス）信号、ＲＡＭへの読出
／書込信号Ｒ／Ｗ、データ／命令信号Ｄ／■、タイミン
グ信号Ｅを含んでいる。データ／命令信号Ｄ／Ｉは、１
”ならば８ビツトのデータＤが表示用画素データである
ことを示し、′″０”ならばそれが命令コードであるこ
とを示し【いる。

この命令コードによって、フリップ７０ツブＦＦ、の状
態、ラッチ回路ＦＦ、の状態、あるいはアドレスカウン
タＣＴＲＩへのＸアドレス、Ｙアドレスの状態が設定さ
れる。例えば、上記ラッチ回路ＦＦ、は、命令コードに
従って、上述した４１１の状態のいずれか忙設定される
。なお、Ｙアドレスは、前述のように自動的に歩進させ
ることもできるものである。また、制御回路Ｃ０ＮＴは
、命令コードに従って表示開始、停止等の制御を行なう
。すなわち、制御回路Ｃ０ＮＴは、命令コードに従って
表示を停止させるとき、ラッチ回路ＦＦ、なリセットす
るような信号を形成する。

第３図には、上記ＲＡＭを構成するメモリセルＭ−Ｃｇ
Ｌの一実施例の回路図が示されている。

メ％　９−にルＭ　−ＣＥ　Ｌ）！、４７　／（−タＩ
　Ｖ　１　＊ＩＶ、で構成されたフリップフロップと、
その一対の入出力に設けられた伝送グー）ＭＯ８ＦｇＴ
Ｑｙｌ　ｅ　　Ｑｙｌ　とｋより構成されている。そし
て、上記メモリセルの一対の入出力線ｏ：　　ｆｉｔは
、横方向に配置された５０個のメモリセルに対して共通
化されている。

上記入出力線ｏ：　　５１は、伝送ゲートＭＯ８ＦＥＴ
ＱＸ、ｔ　Ｑ、、ｔｆｒｔ、′ｃ、　共通ｆ−ｐＨｒＤ
ｔ　。

ＤＩＫ接続されている。

上記伝送ゲートＭＯ８ＦＥＴＱＹ１１　　ＱＹ、のグー
）ｋは、Ｙアドレス選択信号Ｙ１が印加されている。こ
のＹアドレス選択信号Ｙ、は、縦方向に配置された３２
個のメモリセルの同様な伝送グー）ＭＯ８ＦＥＴＫ共通
に印加されている。

上記伝送ゲートＭ０８ＦＥＴＱ　　、Ｑ　　のグＸＩ　
　　　　Ｘ意一トには、Ｘアドレス選択信号Ｘ、が印加され【いる。

このＸアドレス選択信号Ｘｌは、縦方向に配置された８
対の同様な伝送グー）ＭＯＳＦＥＴに共通印加され【い
る。すなわち、このＸアドレス信号Ｘ１は、前記４分割
されたメモリアレイＲＡＭ、に対して与えられる。した
がりて他のメモリアレイＲＡＭ、ないしＲＡＭ、には、
それぞれＸアドレス選択信号Ｘ、ないしＸ４が同様に与
えられるものである。

また、メモリセルＭ−ＣＥＬには、読出し専用のクロッ
クドインバータＩＶ、が設けられている。

このインバータＩＶ、の出力端子は、縦方向に配置され
た残りの３１個のメモリセルの出力端子と共通化され【
、ワイヤードオア構成の出力線Ｒ８とされている。また
、上記インバータＩＶ、のクロック端子は、横方向に配
置された５０個のメモリセル関で共通化され、Ｚアドレ
ス選択信号Ｚ。

が共通印加される。

また、共通データ纏り、′５は、上記分割されたメモリ
アレイＲＡＭ、ないしＲＡＭ４における対応する入出力
線間で共通化されている。

これｋより、Ｘアドレスの設定により、メモリアレイＲ
ＡＭ、ないしＲＡＭ、のいずれかが指定され、Ｙアドレ
スの設定により、そのうちの縦方向の８個のメモリセル
が選択できるので、８ビツトのデータの授受を並列的に
行なうことができる。

また、２アドレスの設定により、横方向に配置された５
０個のメモリセルの画素データを、上記８ビツトのデー
タ授受とは独立に並列に読み出すことができる。

第４図には、この発明に係る液晶表示用半導体集積回路
を用いた液晶表示システムの一実施例のブ四ツク図が示
されている。

との実施例では、上記ＲＡＭの画素データ保持能力に見
合った液晶表示装置ＬＣＤを用いる場合の一実施例が示
され【いる、したがって、縦方向に３２ドツト、横方内
ＫＳＯＸｓｓドツトの液晶表示装置ＬＣＤが用いられて
いる。

また、この実施例では、上記３２本の横方向に配置され
た走査線の選択タイミングを形成するために、別の半導
体集積回路Ｘ−ＩＣ，、Ｘ−ＩＣ。

が用意されている。

この半導体集積回路Ｘ−ＩＣ，は、最大２０本の走査線
駆動能力を持つものであるので、上記３２本の場合には
、同様な半導体集積回路Ｘ−ＩＣ。

が追加される。

この半導体集積回路Ｘ−ＩＣ，は、外付抵抗とコンデン
サにより、走査タイミングを規定するための基準周波数
信号を形成し、これに基づいて、走査線タイミング信号
を形成する。

上記半導体集積回路Ｘ−ＩＣ，のように拡張用として用
いる場合には、抵抗とコンデンサが省略されて接地電位
を与えること、及び半導体集積回路Ｘ−ＩＣ，からのタ
イミング信号を受けて、上記基準周波数信号に同期して
、残り１２本の走査線選択タイミング信号を形成する。

また、この半導体集積回路Ｘ−ＩＣ，（Ｘ−ＩＣ，）は
、上記した基準周波数信号にもとづいて上記フレーム信
号ＦＲＭ及びタイミング信号Ｍをも形成する。

この実施例では、半導体集積回路Ｘ−ＩＣ，からｎ個の
半導体集積回路Ｙ−ＩＣに上記フレーム信号ＦＲＭとタ
イミング信号Ｍが印加される。

また、この半導体集積回路Ｘ　−Ｉ　Ｃ，（Ｘ−Ｉ　Ｃ
＊）ｋは一表示デ、−ティ切り換機能が付加されており
、１／８．１／１２，１／１ｇ、１／２４及び１／３２
の５つの表示デユーティを選択的に切り換えることがで
きる。

この表示デエーティの切り換えに応じ【上記フレーム信
号ＦＲＭ等のタイミングも上記半導体集積回路Ｘ−ＩＣ
，内で切り換えられる。すなわち。

例えば１表示デ凰−ティが１／３２に設定された場合に
は、タイミング信号Ｍが３２回発生されたときに、フレ
ーム信号ＦＲＭが１回発生されるように設定される。同
様に１例えば１表示デエーティが１／１６に設定された
場合には、タイミング信号Ｍが１６回発生されたときｋ
、フレーム信号ＦＲＭが１回発生されるように設定され
る。

上述のように、３２本の走査線を有する液晶表示装置Ｌ
ＣＤでは、これに合せて表示グエーティが１／３２に設
定され条。

したがって、走査線が２４又は３２本の場合には、２個
の半導体集積回路Ｘ−ＩＣ，、Ｘ−ＩＣ，によってその
走査線選択タイミング信号が形成され、走査線が８．１
２ｙｌ：は１６杢の場合には、１個の半導体集積回路Ｘ
−ＩＣ１によってその走査タイミング信号が形成される
。また、これに合せて表示デコーティも設定されるもの
である。

一方、上記液晶表示装置ＬＣＤの縦方向に配置された信
号線には、前記半導体集積回路Ｙ−ＩＣで形成された画
素データに従った表示信号が供給される。上記半導体集
積回路Ｙ−ＩＣでは、５０本の信号線駆動能力を持つこ
とより、ｎ個の同様な半導体集積回路Ｙ　−Ｉ　Ｃ１な
いしＹ−ＩＣｎを用いて５０×ｎ本の信号線の表示信号
を形成することができる。また、ＭＰＵは、信号源とし
てのマイクロプロセッサである。この実施例では、上記
、構成の表示システムにより、走査線選択タイミング（
１７３２）に対応して、５０×ｎ個の画素を表示させる
のｆ、全体として３２Ｘ５０Ｘｎドツトで構成された表
示−ｍＫ任意の図形を表示させることができる。

また、数字、及びアルフプペットの場合には、１文字を
５Ｘ７ドツトで構成すれば、１行が１０Ｘｎ文字で４行
分を表示することができる。なお、行間として１ドツト
が用いられている。

第５図には、この実施例の半導体集積回路を用いて、１
６Ｘ５０ドツトの液晶表示装置ＬＣＩ）を駆動する場合
の概略ブロック図が示されている。

この実施例では、１６ＸＳＯドツト構成のＬＣＤに対し
て、上記１個の半導体集積回路Ｘ−，ＩＣ，と、１個の
半導体集積回１８Ｙ　−Ｉ　Ｃ，が用いられている。

また、前記第４図に示した実施例と同様に、上記が゛線省略されている。このｌＩ！施例では、走査ＩＩＰが
１６本零オ杢であるので表示デ溪−ティは、ｌ／１６に設定さ
れる。

したがって、半導体集積回路Ｙ−ＩＣ１のＲＡＭは、そ
の１７２のＩｊ票データしか表示のために用いられない
。しかし、この実施例では、上述したように、アドレス
カクンタＣＴＲＺ内の２道カウ７タｆ）上位２ビツトを
自由に変更できるため、アドレスカウンタＣＴＲ２から
出力される先頭アドレスを簡単に変更することができる
。このため、ＲＡＭ、とＲＡＭ、、ＲＡＭ、とＲＡＭ、
、及びＲＡＭ。

とＲＡＭ、及びＲＡＭ、とＲＡＭ、の画素データを選択
的に切り換えて表示させることができる。

このことは、例えば、次のような表示方法を実現するこ
とができる。

例えば、メツセージを、２行以上にわたって表示させる
とき、ＲＡＭ１．ＲＡＭ、により２行からなるメツセー
ジをまず表示させておき、次に、ＲＡＭ、。

ＲＡＭ、に切り換えて、２行目と３行目を表示させるよ
うに順次表示行を移動させることができる。

この表示切り換えと、新たな表示データの更新て自然な
形で表示させることができる。

また、ＲＡＭ、、ＲＡＭ會のｍｉ画素データ対して、白
黒を反転させた画素データをＲＡＭ、、ＲＡＭ。

に用意しておいて、交互に切り換えて表示させれば、白
黒反転７ラツシング嵌示を行なうこともで館る。

また、動・画を描く場合にも、上記したような表示切り
換えと、表示データの更新とを順次行なうことにより、
自然な形を表示させることができる。

このように、この実施例に係る半導体集積回路Ｙ−ＩＣ
では、そのＲＡＭの記憶容量が、それよりも少ないドツ
ト構成の液晶に用いる場合にも、無駄なく有効に利用で
きるので、その結果、表示自山度を高くすることができ
る。

また、このような機能の付加によって、半導体集積回路
内にＲＡＭを構成するものとしても、それが無駄になる
ことがなく、各種のドツト構成の液晶表示装置に利用で
きるのｆ、汎用性を高めることができる。

また、ＲＡＭＫ読出し専用出力端子を設けた場合には、
その画素データに従って表示させながら画素データの変
更を行なうことができるので、使い易い表示システムと
、高い表示品質を得ることができる。

また、この実施例のように、走査系と信号系の表示回路
をそれぞれ分割して半導体集積回路とした場合には、糧
々のドツト構成の液晶表示装置に対して適用させること
ができるので、半導体集積回路の量産化を図ることがで
き、結果として生産者儒としては、低コスト化洗つなが
り、使用者側としてはシステムの変更が容易となる。

この発明は、前記実施例に限定されない。

上記２進カウンタ（Ｚレジスタ）の先頭アドレスに、全
ビットに対してプリセットを行なうようＫするものであ
ってもよいうまた、ＲＡＭの構成。

及びその容量又はその分割方法は、種々変更できるもの
であるーまた、ＲＡＭに対するデータ授受のためのアドレス設定
は、縦方向に順次自動的に歩進させるよ５にしてもよい
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す半導体集積回路の
ブロック図、第２図は、そのタイミング信号の一例を示
す波形図、第３図は、ＲＡＭを構成するメモリセルの−
ｍｍｍの回路図、第４図はこの発明の一実施例を示す表
示システムのブロック図、第５図は、他の一実施例の表
示システムの概略ブロック図である。代理人　弁理士　　薄　１）利　幸・′。・　　　　１１ “！ノ第　　１　　図第　　２　　図Ｍ−店］−丁τＬ」−Ｊ”；：ｔゴーｆコーＦＩＮユー
ーーーーー−−−一皿− 第　　３　図Ａ’ｔ〜Ｆ６０〜Ｉ９１？

Claims

【特許請求の範囲】

ドツト構成の画素データを保持するＲＡＭと、このＲＡ
Ｍの画素データをドツトマトリックス構成の液晶表示装
置の走査電極に対応した画素列データをその選択タイミ
ングに同期して順次読出す回路と、上記ＲＡＭの読出し
画素列データの先頭アドレスを可変とする先頭アドレス
指定回路とを含むことを特徴とする液晶表示用半導体集
積回路。