JPS58105577A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS58105577A JPS58105577A JP20360581A JP20360581A JPS58105577A JP S58105577 A JPS58105577 A JP S58105577A JP 20360581 A JP20360581 A JP 20360581A JP 20360581 A JP20360581 A JP 20360581A JP S58105577 A JPS58105577 A JP S58105577A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は高周波の電界効果型トランジスタ（以下ＦＥ
Ｔという）のような半導体素子の製造方法の改良に関す
るものである。
Ｔという）のような半導体素子の製造方法の改良に関す
るものである。
従来の高周波ＦＥＴの製造方法を第１図（ａ）ないしく
ｄ）によって説明する。まず、第１図（ａ）に示すｌう
に、半導体基板ｌｌ上に動作層１２を形成する。
ｄ）によって説明する。まず、第１図（ａ）に示すｌう
に、半導体基板ｌｌ上に動作層１２を形成する。
次に、第１図か）に示すようにホトリソグラフィ法（以
下ホトリソ法という）を用いて動作層１２上に選択的に
コンタクト電極１ｓｔ−形成する。その後、第１図（ｅ
）に示す工うに、半導体基板１１上の全表面に形成し九
レジスト１４のコンタクト電極１３間の一部をホ） Ｉ
Ｊソノ法除去し、残され九レジスト１４ｔ−マスクとし
て動作層１２の一部會工ツチングする。さらに、第１図
（ｄ）に示す１うに、半導体基板１上の全表面に動作層
電極金属を形成し、レジスト１４に工ってり７トオ７ｔ
−行ない。
下ホトリソ法という）を用いて動作層１２上に選択的に
コンタクト電極１ｓｔ−形成する。その後、第１図（ｅ
）に示す工うに、半導体基板１１上の全表面に形成し九
レジスト１４のコンタクト電極１３間の一部をホ） Ｉ
Ｊソノ法除去し、残され九レジスト１４ｔ−マスクとし
て動作層１２の一部會工ツチングする。さらに、第１図
（ｄ）に示す１うに、半導体基板１上の全表面に動作層
電極金属を形成し、レジスト１４に工ってり７トオ７ｔ
−行ない。
動作電極１５ｔ−形成する。
前述し九従来のＦＥＴの製造方法ヤは、コンタクト電極
と動作電極とが別々の電極金属を用いて形成され、また
、動作電極の形成位置がコンタクト電極間にホトリソ法
で決められるために、コンタクト電極と動作電極との間
隔を１μｍ以下の微細寸法にすることＦｉ因難であり、
また前記間隔が常に一定とはならないことによって製品
の特性が不均一になるという欠点があった。
と動作電極とが別々の電極金属を用いて形成され、また
、動作電極の形成位置がコンタクト電極間にホトリソ法
で決められるために、コンタクト電極と動作電極との間
隔を１μｍ以下の微細寸法にすることＦｉ因難であり、
また前記間隔が常に一定とはならないことによって製品
の特性が不均一になるという欠点があった。
この発明は、半導体基板上に設けた動作層となる第１層
、コンタクト層となる第２層の上にさらに低温での熱処
理にＬり容易に金属との合金になる第３層を形成し、こ
の第３層または第３層とその上に設けたコンタクト層金
属にオーパノ・ング部を設けて第２層および第１層の一
部を除去し、半導体基板上に動作層電極金属を形成し、
熱処理を行なうことに工ｐ、第１層上および第３層また
はコンタクト層金属上にマスク合せなしに電極を形成で
きるようにし、ま九コンタクト層に合金電極を形成でき
るようにして、前述した従来の方法の欠点を除去できる
と共に、製品のシリーズ抵抗ｒｓを低減できる半導体素
子の製造方法を提供することを目的としている。
、コンタクト層となる第２層の上にさらに低温での熱処
理にＬり容易に金属との合金になる第３層を形成し、こ
の第３層または第３層とその上に設けたコンタクト層金
属にオーパノ・ング部を設けて第２層および第１層の一
部を除去し、半導体基板上に動作層電極金属を形成し、
熱処理を行なうことに工ｐ、第１層上および第３層また
はコンタクト層金属上にマスク合せなしに電極を形成で
きるようにし、ま九コンタクト層に合金電極を形成でき
るようにして、前述した従来の方法の欠点を除去できる
と共に、製品のシリーズ抵抗ｒｓを低減できる半導体素
子の製造方法を提供することを目的としている。
以下、この発明の実施例につき図面を参照して脱明する
。
。
第２図（１）ないしくｄ）は第１番目の発明と対応する
第１の実施例會示す。この実施例は、まず、ＧａＡｓ半
導体基板２１上にエピタキシャル成長、イオン注入など
により動作層となる館１庵２２を形成し、第１層２２上
にエピタキシャル成長、イオン注入などにエフコンタク
ト鳩となる第２層２３ｔ−３１成し、第２層２３上に蒸
着シリコン、低温成長アモルファスシリコンなどの低温
での熱処理にｘＤ容易に金属との合金層になる第３層２
４ｔ？形成する。
第１の実施例會示す。この実施例は、まず、ＧａＡｓ半
導体基板２１上にエピタキシャル成長、イオン注入など
により動作層となる館１庵２２を形成し、第１層２２上
にエピタキシャル成長、イオン注入などにエフコンタク
ト鳩となる第２層２３ｔ−３１成し、第２層２３上に蒸
着シリコン、低温成長アモルファスシリコンなどの低温
での熱処理にｘＤ容易に金属との合金層になる第３層２
４ｔ？形成する。
次に、第２囚伽）に示すように、第３層２４上の全面に
レジスト２５ｔ−形成し、このレジスト２５の一部をホ
トリソ法で除去し、残されたレゾスト２５會マスクとし
てエツチングを行ない第３層２４の一部を除去し九後、
レジスト２５お工び第３層２４をマ哀りとして、第３層
２４にオー・４／・ング部２６が形成されるように、第
２層２３お工び第１層２２の厚さ方向の一部をエツチン
グする。次に、レゾス）２５ｔ−除去した後、第２図（
Ｃ）に示すように、半導体基板２１上の全表面に蒸′Ｉ
ｔまたはスＡツタリング法でｐｔからなる動作層電極金
属を形成する。
レジスト２５ｔ−形成し、このレジスト２５の一部をホ
トリソ法で除去し、残されたレゾスト２５會マスクとし
てエツチングを行ない第３層２４の一部を除去し九後、
レジスト２５お工び第３層２４をマ哀りとして、第３層
２４にオー・４／・ング部２６が形成されるように、第
２層２３お工び第１層２２の厚さ方向の一部をエツチン
グする。次に、レゾス）２５ｔ−除去した後、第２図（
Ｃ）に示すように、半導体基板２１上の全表面に蒸′Ｉ
ｔまたはスＡツタリング法でｐｔからなる動作層電極金
属を形成する。
この場合に、オーパノ・ング部２６が形成されているた
めに、１ｌＥ１１作層である第１層２２上の電極２７と
第３階２４上の電極２Ｂが自然に分離して形成される。
めに、１ｌＥ１１作層である第１層２２上の電極２７と
第３階２４上の電極２Ｂが自然に分離して形成される。
そして、第３層２４上の電極２８の必要でない部分を除
去し、第４図に示すように、熱処理を行なって第２層２
３上に前記動作層電極金属と第３層２４とを合金化した
コンタクト層合金電極２９’ｔ−形成する。
去し、第４図に示すように、熱処理を行なって第２層２
３上に前記動作層電極金属と第３層２４とを合金化した
コンタクト層合金電極２９’ｔ−形成する。
なお、この実施例において、ホトリソ法でレジスト２５
の一部を除去し良後、このレジスト２５をマスクとして
第３階２４．第２Ｎ！Ｉ２３お工び第１層２２の一部を
除去しても、この時に第３層と第２層、１１１層のエツ
チング速度が大きく異なれば、第３層のオーバハング部
２６を形成できる。
の一部を除去し良後、このレジスト２５をマスクとして
第３階２４．第２Ｎ！Ｉ２３お工び第１層２２の一部を
除去しても、この時に第３層と第２層、１１１層のエツ
チング速度が大きく異なれば、第３層のオーバハング部
２６を形成できる。
前述したように、第１の実施例では、第３層にオーバハ
ング部を形成したことにより、電極金属を半導体金属の
全表面に形成しても、動作層である第１層上の電極と、
第３層上の電極とを自動的に分離して作成することがで
き、従来の方法のように、電極形成にマスク合せを必要
としない。また、第１の実施例では、第３層として蒸着
シリコン、低温成長アモルファスシリコンのような低温
での熱処理により容易に合金となる層を形成し九ので、
電極金属にｐｔを用いた場合にｐｔとアモルファスシリ
コンとは３５０℃の温度で合金化することができ、さら
にｐｔと動作層であるＧａＡｓは前記温度でシ目ットキ
パリアとなるので、低温度で熱処理が必要なＧ息ＡｓＦ
ＥＴの製造が十分にできる。
ング部を形成したことにより、電極金属を半導体金属の
全表面に形成しても、動作層である第１層上の電極と、
第３層上の電極とを自動的に分離して作成することがで
き、従来の方法のように、電極形成にマスク合せを必要
としない。また、第１の実施例では、第３層として蒸着
シリコン、低温成長アモルファスシリコンのような低温
での熱処理により容易に合金となる層を形成し九ので、
電極金属にｐｔを用いた場合にｐｔとアモルファスシリ
コンとは３５０℃の温度で合金化することができ、さら
にｐｔと動作層であるＧａＡｓは前記温度でシ目ットキ
パリアとなるので、低温度で熱処理が必要なＧ息ＡｓＦ
ＥＴの製造が十分にできる。
第３図（１）ないり、 （ｅ）は第２番目の発明と対応
する第２の実施例を示す。この実施例では、まず、第３
図６）に示すように、薄記第１の実施例の第２図（ｄ）
の工程と同様に半導体基板２１上に、動作層となる第１
層２２、コンタクト層となる第２層２３お工び低温での
熱処理にエル容易に金属との合金層になる第３層２４を
順次形成する。次に、第３図６）に示す工うに、第３層
２４上の全面にわたシ。
する第２の実施例を示す。この実施例では、まず、第３
図６）に示すように、薄記第１の実施例の第２図（ｄ）
の工程と同様に半導体基板２１上に、動作層となる第１
層２２、コンタクト層となる第２層２３お工び低温での
熱処理にエル容易に金属との合金層になる第３層２４を
順次形成する。次に、第３図６）に示す工うに、第３層
２４上の全面にわたシ。
蒸着ま友はスパッタリング法でＡｕＧｅ／ＮＨの工うな
低コンタクト抵抗を有するコンタクト層金属３１會形成
する。その後、第１実施例の第２図（ｂ）、 （ｃ）。
低コンタクト抵抗を有するコンタクト層金属３１會形成
する。その後、第１実施例の第２図（ｂ）、 （ｃ）。
（ｄ）とｔｌぼ同様な工程を行ない、レジストをマスク
としたてコンタクト層金属３１お工び第３層２４の一部
を除去し、こｎらがオーバハング部を形成するように第
２層２３お工び第１層２２の厚さ方向の一部會除去し、
そのｆｆ１Ｐｔｏような動作層電極金属を半導体基板２
１の全表面に形放し、動作層である第２層２２上の電極
２７とコンタクト層金属３１上の電極２８とを自然に分
離し、さらに第２層２３上の電極として必要でない部分
の動作層電極金属およびコンタクト層金属３１ｔ除去し
、ｔｌｃ３図（ｃ）に示す１うに、熱処理を行なって、
コンタクト層金属３１と第３層２４とを合金化したコン
タクト層合金電極３２ｔ−電極２Ｂの下に一体的に形成
する。
としたてコンタクト層金属３１お工び第３層２４の一部
を除去し、こｎらがオーバハング部を形成するように第
２層２３お工び第１層２２の厚さ方向の一部會除去し、
そのｆｆ１Ｐｔｏような動作層電極金属を半導体基板２
１の全表面に形放し、動作層である第２層２２上の電極
２７とコンタクト層金属３１上の電極２８とを自然に分
離し、さらに第２層２３上の電極として必要でない部分
の動作層電極金属およびコンタクト層金属３１ｔ除去し
、ｔｌｃ３図（ｃ）に示す１うに、熱処理を行なって、
コンタクト層金属３１と第３層２４とを合金化したコン
タクト層合金電極３２ｔ−電極２Ｂの下に一体的に形成
する。
前述し友ように、第２の実施例では、第３層に蒸着シリ
コンまたは低温成長アモルファスシリコンを用い、コン
タクト層金属にＡｕＧｅ／ＮＨ、動作層となる第１層の
電極金属にＰｉを用いることにより、４００℃以下の熱
処理でコンタクト層合金電極およびショットキバリアを
形成することができる。また、第２の実施例では、ｔＪ
Ｘｌの実施例のようにコンタクト層合金電極を動作層電
極と同じ電極金属の合金で形成したものに比べて、コン
タクト層金属の合金でコンタクト層合金電極を形成した
ので、この合金電極のコンタクト抵抗を下げることがで
きる。
コンまたは低温成長アモルファスシリコンを用い、コン
タクト層金属にＡｕＧｅ／ＮＨ、動作層となる第１層の
電極金属にＰｉを用いることにより、４００℃以下の熱
処理でコンタクト層合金電極およびショットキバリアを
形成することができる。また、第２の実施例では、ｔＪ
Ｘｌの実施例のようにコンタクト層合金電極を動作層電
極と同じ電極金属の合金で形成したものに比べて、コン
タクト層金属の合金でコンタクト層合金電極を形成した
ので、この合金電極のコンタクト抵抗を下げることがで
きる。
以上説明したように、この発明の第１番目の発明による
半導体素子の製造方法に、半導体基板上に設けた動作層
となる第１層、コンタクト層と々る第２層の上にさらに
低温での熱処理により容易に金属との合金にガる第３層
を形成し、第３層にオーバハング部を設けて第２層およ
び算１層の一部を除去し、半導体基板上の全表面に動作
層電極金属を形成して、第１層および第３層上に前記電
極金属を互に分離させて同時に設け、その後熱処理を行
なって第２層上に合金化したコンタクト層合金電極を形
成することにより、動作用電極とコンタクト層合金電極
とをマスク合°せなしに形成でき、これらの電極の間隔
を微細化することができると共に、製品の特性を均一化
でき、さらにソースとｒ−トとのシリーズ抵抗ｒｓｔ低
減させ得るリセス構造のＧａＡｓ Ｆ Ｅ Ｔ を提供
できる効果がある。
半導体素子の製造方法に、半導体基板上に設けた動作層
となる第１層、コンタクト層と々る第２層の上にさらに
低温での熱処理により容易に金属との合金にガる第３層
を形成し、第３層にオーバハング部を設けて第２層およ
び算１層の一部を除去し、半導体基板上の全表面に動作
層電極金属を形成して、第１層および第３層上に前記電
極金属を互に分離させて同時に設け、その後熱処理を行
なって第２層上に合金化したコンタクト層合金電極を形
成することにより、動作用電極とコンタクト層合金電極
とをマスク合°せなしに形成でき、これらの電極の間隔
を微細化することができると共に、製品の特性を均一化
でき、さらにソースとｒ−トとのシリーズ抵抗ｒｓｔ低
減させ得るリセス構造のＧａＡｓ Ｆ Ｅ Ｔ を提供
できる効果がある。
ま友、第２番目の発明による半導体素子の製造方法は、
前述した第１番目の発明と同様な効果が得られる上に、
第３層上にコンタクト層金属を設け、これと第３層にオ
ーバハング部を設け、動作電極金属を第１層上およびコ
ンタクト層金属上に互に分離する工うに形成した後の熱
処理に工ってコンタクト層合金電極としているので、第
３層とコンタクト層金属とが合金化したコンタクト抵抗
の小さいものが得られる効果がある。 ′したがって
、この発明は、リセス構造を有する高周波の電力ＧａＡ
ｓＰＥＴ、低雑音ＧａＡｓＰＥＴの製造に好適するもの
である。
前述した第１番目の発明と同様な効果が得られる上に、
第３層上にコンタクト層金属を設け、これと第３層にオ
ーバハング部を設け、動作電極金属を第１層上およびコ
ンタクト層金属上に互に分離する工うに形成した後の熱
処理に工ってコンタクト層合金電極としているので、第
３層とコンタクト層金属とが合金化したコンタクト抵抗
の小さいものが得られる効果がある。 ′したがって
、この発明は、リセス構造を有する高周波の電力ＧａＡ
ｓＰＥＴ、低雑音ＧａＡｓＰＥＴの製造に好適するもの
である。
第１ｖＡ（ａ）！いしくｄ）は従来の半導体素子の製造
方法を工程順に示す断面図、第２図−）ないしく６）拡
この発明の第１の実施例による半導体素子の製造方法を
工程順に示す断面図、館３図（ＩＩ）ないしくｃ）はこ
の発明の他の実施例による半導体素子の製造方法を工程
順に示す断面図である。 １１・・・半導体基板、１２・・・動作層、１３・・・
コンタクト層、１４・・・レジスト、１５・・・動作電
極、２１・・・半導体基板、２２・・・亭１層、２３・
・・第２層、２４・・・第３層、２５・・・レジスト、
２６・・・オーバハング部、２７．２８・・・電極、２
９・・・コンタクト層合金電極、３１・・・コンタクト
層金属、３２・・・コンタクト層金電極。 特許出願人 沖電気工業株式会社
方法を工程順に示す断面図、第２図−）ないしく６）拡
この発明の第１の実施例による半導体素子の製造方法を
工程順に示す断面図、館３図（ＩＩ）ないしくｃ）はこ
の発明の他の実施例による半導体素子の製造方法を工程
順に示す断面図である。 １１・・・半導体基板、１２・・・動作層、１３・・・
コンタクト層、１４・・・レジスト、１５・・・動作電
極、２１・・・半導体基板、２２・・・亭１層、２３・
・・第２層、２４・・・第３層、２５・・・レジスト、
２６・・・オーバハング部、２７．２８・・・電極、２
９・・・コンタクト層合金電極、３１・・・コンタクト
層金属、３２・・・コンタクト層金電極。 特許出願人 沖電気工業株式会社
Claims (2)
- （１）半導体基板上に動作層となる第１層、コンタクト
層となる第２層、および低温での熱処理にニジ容易に金
属との合金層になる第３層を順次形成する工程と、第３
層の一部を除去し、第３層にオーバハング部を形成して
第２層おＬび第１層の一部を除去する工程と、半導体基
板上の全表面に動作層電極金属を第１層上および第３層
上に互に分離するように形成し、その後熱処理を行なっ
て第２層上に合金化した電極を形成することを特徴とす
る半導体素子の製造方法。 - （２）半導体基板上に動作層となる第１層、コンタクト
層と表る第２層、お１び低温での熱処理に１９容易に金
属との合金層になる第３層を順次形成する一工程と、第
３層上の全面にコンタクト層金属を形成し、コンタクト
層金属および第３層の一部を除去し、これらにオーバハ
ング部を形成して第２層および第１層の一部を除去する
工程と、半導体基板上の全表面に動作層電極金属を第１
層上およびコンタクト層金属上に互に分離するように形
放し、その後熱処理を行なって第２層上に合金化した電
極を形成することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20360581A JPS58105577A (ja) | 1981-12-18 | 1981-12-18 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20360581A JPS58105577A (ja) | 1981-12-18 | 1981-12-18 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105577A true JPS58105577A (ja) | 1983-06-23 |
Family
ID=16476806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20360581A Pending JPS58105577A (ja) | 1981-12-18 | 1981-12-18 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105577A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157262A (ja) * | 1984-01-26 | 1985-08-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS61258480A (ja) * | 1985-03-20 | 1986-11-15 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 接合型電界効果トランジスタおよびその製造方法 |
| JPS6242567A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPS63228673A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 化合物半導体集積回路装置及びその製造方法 |
| JPS6461063A (en) * | 1987-09-01 | 1989-03-08 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412573A (en) * | 1977-06-29 | 1979-01-30 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and production of the same |
-
1981
- 1981-12-18 JP JP20360581A patent/JPS58105577A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412573A (en) * | 1977-06-29 | 1979-01-30 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and production of the same |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157262A (ja) * | 1984-01-26 | 1985-08-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS61258480A (ja) * | 1985-03-20 | 1986-11-15 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 接合型電界効果トランジスタおよびその製造方法 |
| JPS6242567A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPS63228673A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 化合物半導体集積回路装置及びその製造方法 |
| JPS6461063A (en) * | 1987-09-01 | 1989-03-08 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
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