JPS63228673A - 化合物半導体集積回路装置及びその製造方法 - Google Patents
化合物半導体集積回路装置及びその製造方法Info
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- JPS63228673A JPS63228673A JP6109987A JP6109987A JPS63228673A JP S63228673 A JPS63228673 A JP S63228673A JP 6109987 A JP6109987 A JP 6109987A JP 6109987 A JP6109987 A JP 6109987A JP S63228673 A JPS63228673 A JP S63228673A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
本発明は、化合物半導体集積回路装置及びその製造方法
に於いて、基板上に化合物半導体能動層及び化合物半導
体キャリヤ供給層及びブレーナ・ドーピング法でドーピ
ングされ且つ化合物半導体エッチング・ストッパ層を含
む化合物半導体オーミック・コンタクト層が順に形成さ
れ、そして、ソース電極及びドレイン電極などオーミッ
ク電極は前記オーミック・コンタクト層上に、また、ゲ
ート電極などショットキ電極は前記キャリヤ供給層上に
それぞれ同時に形成できるようにすることに依り、化合
物半導体集積回路装置の高集積化、高速化、製造工程の
簡易化などを達成することを可能にした。
に於いて、基板上に化合物半導体能動層及び化合物半導
体キャリヤ供給層及びブレーナ・ドーピング法でドーピ
ングされ且つ化合物半導体エッチング・ストッパ層を含
む化合物半導体オーミック・コンタクト層が順に形成さ
れ、そして、ソース電極及びドレイン電極などオーミッ
ク電極は前記オーミック・コンタクト層上に、また、ゲ
ート電極などショットキ電極は前記キャリヤ供給層上に
それぞれ同時に形成できるようにすることに依り、化合
物半導体集積回路装置の高集積化、高速化、製造工程の
簡易化などを達成することを可能にした。
〔産業上の利用分野〕
本発明は、オーミック電極とショットキ電極とを同一の
材料で形成した化合物半導体集積回路装置及びその製造
方法に関する。
材料で形成した化合物半導体集積回路装置及びその製造
方法に関する。
近年、化合物半導体を用いた集積回路装置の実用化が進
み、その優れた物理的性質から将来を大いに期待されて
いる状態にあり、今後、更に高集積化、高速化、低消費
電力化されようとしている。
み、その優れた物理的性質から将来を大いに期待されて
いる状態にあり、今後、更に高集積化、高速化、低消費
電力化されようとしている。
現在、化合物半導体集積回路装置として具現されつつあ
る電子回路は主として論理回路であり、その論理回路の
基本をなすのは直列的に接続された駆動側トランジスタ
と負荷側トランジスタからなるインバータであり、そし
て、該インバータを構成する各トランジスタにはＭＥＳ
ＦＥＴ （ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｆｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）が多用されている。
る電子回路は主として論理回路であり、その論理回路の
基本をなすのは直列的に接続された駆動側トランジスタ
と負荷側トランジスタからなるインバータであり、そし
て、該インバータを構成する各トランジスタにはＭＥＳ
ＦＥＴ （ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｆｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）が多用されている。
第６図は前記のような集積回路装置の要部回路図である
。
。
図に於いて、Ｑｏｌは駆動側トランジスタ、ＱＬＩは負
荷側トランジスタ、ＩＮＩは入力端、ＯＴＩは出力端、
Ｑ、は駆動側トランジスタ、ＱＬ、は負荷側トランジス
タ、ＩＮ２は入力端、Ｃｒ２は出力端、ＣＴＩ及びＣｒ
２はコンタクト領域、ＶＤＤは正側電源レベル、ＶＳＳ
は接地側電源レベルをそれぞれ示している。
荷側トランジスタ、ＩＮＩは入力端、ＯＴＩは出力端、
Ｑ、は駆動側トランジスタ、ＱＬ、は負荷側トランジス
タ、ＩＮ２は入力端、Ｃｒ２は出力端、ＣＴＩ及びＣｒ
２はコンタクト領域、ＶＤＤは正側電源レベル、ＶＳＳ
は接地側電源レベルをそれぞれ示している。
この回路に於いては、駆動側トランジスタＱＤ１と負荷
側トランジスタＱＬＩとで前段のインバータが構成され
、また、駆動側トランジスタＱ８ｚと負荷側トランジス
タＱｔｚとで後段のインバータが構成されている。
側トランジスタＱＬＩとで前段のインバータが構成され
、また、駆動側トランジスタＱ８ｚと負荷側トランジス
タＱｔｚとで後段のインバータが構成されている。
第６図に見られるインバータを構成する各トランジスタ
としてＧａＡｓ系のＭＥ Ｓ Ｆ ＥＴヲ用イた場合、
ゲート電極はショットキ・コンタクトになっていて、材
料としてはＡｌ或いは高融点金属などが用いられ、また
、ソース電極及びドレイン電極はオーミック・コンタク
トになっていて、材料としては主としてＡｕＧｅが用い
られ且つ合金化処理を施すようにしている。
としてＧａＡｓ系のＭＥ Ｓ Ｆ ＥＴヲ用イた場合、
ゲート電極はショットキ・コンタクトになっていて、材
料としてはＡｌ或いは高融点金属などが用いられ、また
、ソース電極及びドレイン電極はオーミック・コンタク
トになっていて、材料としては主としてＡｕＧｅが用い
られ且つ合金化処理を施すようにしている。
このように、ゲート電極とソース及びドレイン各電極と
は、異種の金属を用いている為、集積回路装置として構
成した場合には、第６図に示しであるように、コンタク
ト領域ＣＴＩ或いはＣｒ２を介して接続することが必要
である。
は、異種の金属を用いている為、集積回路装置として構
成した場合には、第６図に示しであるように、コンタク
ト領域ＣＴＩ或いはＣｒ２を介して接続することが必要
である。
さて、現在、前記説明したような集積回路装置を構成す
る場合、このコンタクト領域ＣＴＩ等の占有面積が問題
となっている。
る場合、このコンタクト領域ＣＴＩ等の占有面積が問題
となっている。
通常の６トランジスタ構成からなるメモリ回路に於ける
単位セルを例に採ると、１６にピントのＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅ ｓ ｓ ｍ
ｅｍｏ ｒ ｙ）程度の集積度であれば、その面積は約
５５０（μｍ２ ）であり、また、この単位セルを４ト
ランジスタと２抵抗（負荷）で構成した場合は約３５０
〔μｍ”）となる。
単位セルを例に採ると、１６にピントのＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅ ｓ ｓ ｍ
ｅｍｏ ｒ ｙ）程度の集積度であれば、その面積は約
５５０（μｍ２ ）であり、また、この単位セルを４ト
ランジスタと２抵抗（負荷）で構成した場合は約３５０
〔μｍ”）となる。
一般に、この種の集積回路装置に於ける集積度を向上さ
せた場合、前記説明したコンタクト領域ＣＴＩ、Ｃｒ２
等の占有割合が大きくなってくることは理解されよう。
せた場合、前記説明したコンタクト領域ＣＴＩ、Ｃｒ２
等の占有割合が大きくなってくることは理解されよう。
そこで、若し、電極・配線を一種類の材料で形成可能に
した場合には、コンタクト領域ＣＴＩ、Ｃｒ２等が不要
になるなどがら、約１５０〜２００〔μｍ２ ）程度の
面積となり、現状の約１／３の面積にすることが可能と
なる。尚、ここで想定したデザイン・ルールは、素子間
分離領域：３〔μｍ〕、配線に於けるライン・アンド・
スペース：１．５／２ （μｍ〕、ドライバのゲート幅
：５ 〔μｍ〕、トランスファ・ゲートの幅：２ 〔μ
ｍ〕〕、ゲート長二〇、５〜１〔μｍ〕である。
した場合には、コンタクト領域ＣＴＩ、Ｃｒ２等が不要
になるなどがら、約１５０〜２００〔μｍ２ ）程度の
面積となり、現状の約１／３の面積にすることが可能と
なる。尚、ここで想定したデザイン・ルールは、素子間
分離領域：３〔μｍ〕、配線に於けるライン・アンド・
スペース：１．５／２ （μｍ〕、ドライバのゲート幅
：５ 〔μｍ〕、トランスファ・ゲートの幅：２ 〔μ
ｍ〕〕、ゲート長二〇、５〜１〔μｍ〕である。
本発明は、化合物半導体集積回路装置のショットキ電極
、オーミック電極、その他の配線なども同一材料で形成
することができるようにする。
、オーミック電極、その他の配線なども同一材料で形成
することができるようにする。
本発明に依る化合物半導体集積回路装置及びその製造方
法では、基板（例えば半絶縁性ＧａＡｓ基板１）の上に
在ってチャネル（例えば２次元電子ガス層５）が生成さ
れる化合物半導体能動層（例えばｉ型ＧａＡｓ能動層２
）と、該化合物半導体能動層の上に在ってそれに対して
キャリヤを供給し２次元キャリヤ・ガス層を生成させる
化合物半導体キャリヤ供給層（例えばｎ型Ａｊｌ！Ｇａ
Ａｓ電子供給層３）と、該化合物半導体キャリヤ供給層
の上に在って化合物半導体エッチング・ストッパ層（例
えばＡｒｃ、ａＡｓエッチング・ストッパ層４Ａ）を含
みプレーナ・ドーピング法でドーピングされた化合物半
導体オーミック・コンタクト層（例えばｎ＋型ＧａＡｓ
オーミック・コンタクト層４）と、該化合物半導体オー
ミック・コンタクト層にコンタクトする一対のオーミッ
ク電極（例えばソース電極８Ｓ及びドレイン電極８Ｄ）
と、該一対のオーミック電極の間に在って前記化合物半
導体オーミック・コンタクト層を貫通し前記化合物半導
体キャリヤ供給層に達する開口内に形成され且つ該オー
ミック電極と同一材料（例えばＡｆ）からなるショット
キ電極（例えばゲート電極８Ｇ）を備えてなる電界効果
トランジスタを構成要素とする構成を特徴とし、或いは
、基板の上に化合物半導体能動層及び化合物半導体キャ
リヤ供給層及びブレーナ・ドーピング法でドーピングさ
れ且つ化合物半導体エッチング・ストッパ層を含む化合
物半導体オーミック・コンタクト層を順に形成する工程
と、次いで、ゲート電極形成予定領域の前記エッチング
・ストッパ層を除去する工程と、次いで、ゲート電極形
成予定領域とソース電極形成予定領域とドレイン電極形
成予定領域のそれぞれに開口を有するマスク膜（例えば
フォト・レジスト膜７）を形成する工程と、次いで、ゲ
ート電極形成予定領域のオーミック・コンタクト層をエ
ツチングして前記キャリヤ供給層に達する開口を形成す
る工程と、次いで、全面に電極材料の被膜（例えばＡβ
膜８）を形成してから前記マスク膜の除去を行って該被
膜をリフト・オフ法でパターニングし同一材料からなる
ゲート電極及びソース電極及びドレイン電極を同時に形
成する工程とが含まれてなる構成を特徴としている。
法では、基板（例えば半絶縁性ＧａＡｓ基板１）の上に
在ってチャネル（例えば２次元電子ガス層５）が生成さ
れる化合物半導体能動層（例えばｉ型ＧａＡｓ能動層２
）と、該化合物半導体能動層の上に在ってそれに対して
キャリヤを供給し２次元キャリヤ・ガス層を生成させる
化合物半導体キャリヤ供給層（例えばｎ型Ａｊｌ！Ｇａ
Ａｓ電子供給層３）と、該化合物半導体キャリヤ供給層
の上に在って化合物半導体エッチング・ストッパ層（例
えばＡｒｃ、ａＡｓエッチング・ストッパ層４Ａ）を含
みプレーナ・ドーピング法でドーピングされた化合物半
導体オーミック・コンタクト層（例えばｎ＋型ＧａＡｓ
オーミック・コンタクト層４）と、該化合物半導体オー
ミック・コンタクト層にコンタクトする一対のオーミッ
ク電極（例えばソース電極８Ｓ及びドレイン電極８Ｄ）
と、該一対のオーミック電極の間に在って前記化合物半
導体オーミック・コンタクト層を貫通し前記化合物半導
体キャリヤ供給層に達する開口内に形成され且つ該オー
ミック電極と同一材料（例えばＡｆ）からなるショット
キ電極（例えばゲート電極８Ｇ）を備えてなる電界効果
トランジスタを構成要素とする構成を特徴とし、或いは
、基板の上に化合物半導体能動層及び化合物半導体キャ
リヤ供給層及びブレーナ・ドーピング法でドーピングさ
れ且つ化合物半導体エッチング・ストッパ層を含む化合
物半導体オーミック・コンタクト層を順に形成する工程
と、次いで、ゲート電極形成予定領域の前記エッチング
・ストッパ層を除去する工程と、次いで、ゲート電極形
成予定領域とソース電極形成予定領域とドレイン電極形
成予定領域のそれぞれに開口を有するマスク膜（例えば
フォト・レジスト膜７）を形成する工程と、次いで、ゲ
ート電極形成予定領域のオーミック・コンタクト層をエ
ツチングして前記キャリヤ供給層に達する開口を形成す
る工程と、次いで、全面に電極材料の被膜（例えばＡβ
膜８）を形成してから前記マスク膜の除去を行って該被
膜をリフト・オフ法でパターニングし同一材料からなる
ゲート電極及びソース電極及びドレイン電極を同時に形
成する工程とが含まれてなる構成を特徴としている。
前記手段を採ることに依り、化合物半導体集積回路装置
に於ける成る段の出力端であるオーミック電極と後段の
入力端であるショットキ電極とをコンタクト領域を介す
ることなく一体的に直接接続することが可能となり、従
って、面積からすると例えば６トランジスタのメモリ・
セルで５５０〔μｍ” ）から１５０〜２００ 〔μｍ
ｔ〕へと、現在の１／３程度にすることができ、その集
積度は向上し、また、配線長が短（なるので動作スピー
ドが改善されて高速化され、更にまた、製造工程が簡易
化され、特に、コンタクト数が低減されることから製造
歩留りや信頼性が高められる。
に於ける成る段の出力端であるオーミック電極と後段の
入力端であるショットキ電極とをコンタクト領域を介す
ることなく一体的に直接接続することが可能となり、従
って、面積からすると例えば６トランジスタのメモリ・
セルで５５０〔μｍ” ）から１５０〜２００ 〔μｍ
ｔ〕へと、現在の１／３程度にすることができ、その集
積度は向上し、また、配線長が短（なるので動作スピー
ドが改善されて高速化され、更にまた、製造工程が簡易
化され、特に、コンタクト数が低減されることから製造
歩留りや信頼性が高められる。
第１図乃至第５図は本発明一実施例を解説する為の工程
要所に於ける集積回路装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。尚、ここでは、
選択ドープ構造を必要とする化合物半導体電界効果トラ
ンジスタの代表として高電子移動度トランジスタ（ｈｉ
ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔ
ｒａｎｓｉｓｔ ｏ ｒ ： ＨＥＭＴ）を採り上げで
ある。
要所に於ける集積回路装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。尚、ここでは、
選択ドープ構造を必要とする化合物半導体電界効果トラ
ンジスタの代表として高電子移動度トランジスタ（ｈｉ
ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔ
ｒａｎｓｉｓｔ ｏ ｒ ： ＨＥＭＴ）を採り上げで
ある。
第１図参照
（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌ
ａｒｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法、有機金
属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法など適宜の技法を適用することに依り、
半絶縁性ＧａＡｓ基板１上にｉ型ＧａＡｓ能動層２、ｎ
型ＡｌＧａＡｓ電子供給層３、ｎ＋型ＧａＡｓオーミッ
ク・コンタクト層４を順に成長させる。尚、ヘテロ界面
のｉ型ＧａＡｓ能動層２側には２次元電子ガス層５が生
成される。
ａｒｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法、有機金
属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法など適宜の技法を適用することに依り、
半絶縁性ＧａＡｓ基板１上にｉ型ＧａＡｓ能動層２、ｎ
型ＡｌＧａＡｓ電子供給層３、ｎ＋型ＧａＡｓオーミッ
ク・コンタクト層４を順に成長させる。尚、ヘテロ界面
のｉ型ＧａＡｓ能動層２側には２次元電子ガス層５が生
成される。
ここで形成した諸手導体層のうち、最も特徴的であるの
は、オーミック・コンタクト層４である。即ち、前記説
明では、それがｎ＋型ＧａＡｓで構成されている旨を記
述したが、実際には、ブレーナ・ドーピング法で形成さ
れることから、ＧａＡｓの薄膜と、この場合の不純物で
あるＳｉの薄膜とを交互に積層したものからなり、しか
も、表面或いは適宜の深さに極めて薄いＡＡＧａＡｓエ
ッチング・ストッパ１ｉ４Ａが存在している。
は、オーミック・コンタクト層４である。即ち、前記説
明では、それがｎ＋型ＧａＡｓで構成されている旨を記
述したが、実際には、ブレーナ・ドーピング法で形成さ
れることから、ＧａＡｓの薄膜と、この場合の不純物で
あるＳｉの薄膜とを交互に積層したものからなり、しか
も、表面或いは適宜の深さに極めて薄いＡＡＧａＡｓエ
ッチング・ストッパ１ｉ４Ａが存在している。
良く知られているように、ブレーナ・ドーピング法は、
例えば、ＧａＡｓ薄膜を成長させ、次いで、その成長を
中断して原子層単位のＳｉ薄膜を成長させ、それを繰り
返して所望の厚さにするものである。尚、本実施例の場
合、その所要深さ位置にＡｊ！ＧａＡｓからなるエッチ
ング・ストッパ層４Ａを形成する必要がある。
例えば、ＧａＡｓ薄膜を成長させ、次いで、その成長を
中断して原子層単位のＳｉ薄膜を成長させ、それを繰り
返して所望の厚さにするものである。尚、本実施例の場
合、その所要深さ位置にＡｊ！ＧａＡｓからなるエッチ
ング・ストッパ層４Ａを形成する必要がある。
前記各半導体層に関する主要データを例示すると次の通
りである。
りである。
（ａ） 能動層２について
厚さ：６００（ｎｍ）
（ｂｌ 電子供給層３について
厚さ：４０（ｎｍ）
不純物濃度： １． ４ Ｘ １０Ｉ８（ｃｍ−”）Ｘ
値：０．３ （Ｃ） オーミック・コンタクト層４について厚さ：
６０（ｎｍ） ブレーナ・ドーピング間隔： ０．５ （ｎｍ）シート
・ドナー濃度： ３． ５ Ｘ １０１２（ｃｍ−”）
不純物濃度： １． １４ｘ １０Ｉ９（ｃｍ−’）（
ｄｌ オーミック・コンタクト層４のうちのエッチン
グ・ストッパＮ４Ａについて Ｘ値：０．２ 厚さ：３（ｎｍ） 不純物濃度： ’ｌ Ｘ Ｉ Ｑ” （ａｍ−’）（２
）通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス、湿性エツチング、乾性エツチングなどの技術
を併用して素子間分離溝を形成する。
値：０．３ （Ｃ） オーミック・コンタクト層４について厚さ：
６０（ｎｍ） ブレーナ・ドーピング間隔： ０．５ （ｎｍ）シート
・ドナー濃度： ３． ５ Ｘ １０１２（ｃｍ−”）
不純物濃度： １． １４ｘ １０Ｉ９（ｃｍ−’）（
ｄｌ オーミック・コンタクト層４のうちのエッチン
グ・ストッパＮ４Ａについて Ｘ値：０．２ 厚さ：３（ｎｍ） 不純物濃度： ’ｌ Ｘ Ｉ Ｑ” （ａｍ−’）（２
）通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス、湿性エツチング、乾性エツチングなどの技術
を併用して素子間分離溝を形成する。
第２図参照
（３）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ゲート電極形成予
定領域に開口を有するフォト・レジスト膜６を形成する
。
ト・プロセスを適用することに依り、ゲート電極形成予
定領域に開口を有するフォト・レジスト膜６を形成する
。
（４）エツチング・ガスをＣＣ１２Ｆ ２ ＋ Ｈｅと
するオーミ・；・り・コンタクト層４の選択的ドライ・
エツチングを行う。
するオーミ・；・り・コンタクト層４の選択的ドライ・
エツチングを行う。
このエツチングはエッチング・ストッパ層４Ａに於いて
自動的且つ確実に停止する。
自動的且つ確実に停止する。
現在、本発明者らが実施しているこの種のエツチングで
は、ＧａＡｓ／ＡｌｌＧａＡｓの選択比として２５０が
得られていて、Ａｊ！ＧａＡｓのエツチング・レートは
２（ｎｍ／分〕であるから、前記エツチングは良好に制
御することが可能である。
は、ＧａＡｓ／ＡｌｌＧａＡｓの選択比として２５０が
得られていて、Ａｊ！ＧａＡｓのエツチング・レートは
２（ｎｍ／分〕であるから、前記エツチングは良好に制
御することが可能である。
（５） エッチャントをＨＦ系エツチング液とする湿
性エツチング法を適用することに依り、フォト・レジス
ト膜６をマスクとしてエッチング・ストッパ層４Ａの選
択的エツチングを行い、開口を形成し、その中にオーミ
ック・コンタクト層４のＧａＡｓ膜を表出させる。
性エツチング法を適用することに依り、フォト・レジス
ト膜６をマスクとしてエッチング・ストッパ層４Ａの選
択的エツチングを行い、開口を形成し、その中にオーミ
ック・コンタクト層４のＧａＡｓ膜を表出させる。
第３図参照
（６） 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依り、ゲート電極形
成予定領域とソース及びドレイン各電極形成予定領域と
に開口を有するフォト・レジスト膜７を形成する。
ジスト・プロセスを適用することに依り、ゲート電極形
成予定領域とソース及びドレイン各電極形成予定領域と
に開口を有するフォト・レジスト膜７を形成する。
＜７１１．チング・ガスをＣＣｊ２ｚＦｚ＋Ｈｅとする
オーミック・コンタクトＮ４の選択的ドライ・エツチン
グを行う。
オーミック・コンタクトＮ４の選択的ドライ・エツチン
グを行う。
このエツチングはＡＪＧａＡｓからなる電子供給層３の
表面で自動的に停止する。また、当然のことながら、エ
ッチング・ストッパ１Ｊ４Ａはエツチングされない。従
って、ソース及びドレイン各電極形成予定領域に於ける
フォト・レジスト膜７の開口１よあけたままで良い。
表面で自動的に停止する。また、当然のことながら、エ
ッチング・ストッパ１Ｊ４Ａはエツチングされない。従
って、ソース及びドレイン各電極形成予定領域に於ける
フォト・レジスト膜７の開口１よあけたままで良い。
（６）真空蒸着法を適用することに依り、厚さ例えば４
００（ｎｍ）のＡｌ膜８を形成する。
００（ｎｍ）のＡｌ膜８を形成する。
第５図参照
（８）例えば、アセトン中に浸漬し、フォト・レジスト
膜７を溶解・除去する。
膜７を溶解・除去する。
これに依り、Ａｌ膜８は、所謂、リフト・オフ法に依っ
てパターニングされ、ゲート電極８Ｇ、ソース電極８Ｓ
、 ドレイン電極８Ｄが形成される。このようにして形
成した各電極に於いて、ゲート電極８ＧはＡｆＧａＡｓ
に対してショットキ・コンタクトし、また、ソース電極
８Ｓ及びドレイン電極８ＤはＧａＡｓに対してオーミッ
ク・コンタクトしている。
てパターニングされ、ゲート電極８Ｇ、ソース電極８Ｓ
、 ドレイン電極８Ｄが形成される。このようにして形
成した各電極に於いて、ゲート電極８ＧはＡｆＧａＡｓ
に対してショットキ・コンタクトし、また、ソース電極
８Ｓ及びドレイン電極８ＤはＧａＡｓに対してオーミッ
ク・コンタクトしている。
前記したようにオーミック・コンタクト層４は実質的に
高濃度にドーピングされた状態に形成される。通常、不
純物濃度がｌＸｌ０”（（４１１４〕以上になると、通
常の真空蒸着法でＡβ膜を形成すればオーミック特性を
示すようになる。
高濃度にドーピングされた状態に形成される。通常、不
純物濃度がｌＸｌ０”（（４１１４〕以上になると、通
常の真空蒸着法でＡβ膜を形成すればオーミック特性を
示すようになる。
前記実施例に於いては、オーミック抵抗率が２ＸＩＯ−
’（Ω・ｃａｂ”）であった。
’（Ω・ｃａｂ”）であった。
尚、前記実施例に於いてはＱａＡＳ−Ａ！ＧａＡｓ系Ｈ
ＥＭＴに関して説明したが、その他の材料系に応用でき
ることは勿論であり、また、プレーナ・ドーピングの不
純物材料もＳｉに限らず、Ｇｅなど他のものも採用する
ことができ、更にまた、電極材料も八２の他、Ｔｉ系や
種々の高融点金属シリサイドなども用いることができる
。
ＥＭＴに関して説明したが、その他の材料系に応用でき
ることは勿論であり、また、プレーナ・ドーピングの不
純物材料もＳｉに限らず、Ｇｅなど他のものも採用する
ことができ、更にまた、電極材料も八２の他、Ｔｉ系や
種々の高融点金属シリサイドなども用いることができる
。
本発明に依る化合物半導体集積回路装置及びその製造方
法に於いては、基板上に化合物半導体能動層及び化合物
半導体キャリヤ供給層及びブレーナ・ドーピング法でド
ーピングされ且つ化合物半導体エッチング・ストッパ層
を含む化合物半導体オーミック・コンタクト層が順に形
成され、そして、ソース電極及びドレイン電極などオー
ミック電極は前記オーミック・コンタクト層上に、また
、ゲート電極などショットキ電極は前記キャリヤ供給層
上にそれぞれ同時に形成できるようにしている。
法に於いては、基板上に化合物半導体能動層及び化合物
半導体キャリヤ供給層及びブレーナ・ドーピング法でド
ーピングされ且つ化合物半導体エッチング・ストッパ層
を含む化合物半導体オーミック・コンタクト層が順に形
成され、そして、ソース電極及びドレイン電極などオー
ミック電極は前記オーミック・コンタクト層上に、また
、ゲート電極などショットキ電極は前記キャリヤ供給層
上にそれぞれ同時に形成できるようにしている。
この構成を採ることに依り、化合物半導体集積回路装置
に於ける成る段の出力端であるオーミック電極と後段の
入力端であるショットキ電極とをコンタクト？Ｊ域を介
することな（一体重に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで５５０〔μｍ２）から１５０〜２００ 〔μｍ
２〕へと、現在の１／３程度にすることができ、その集
積度は向上し、また、配線長が短くなるので動作スピー
ドが改善されて高速化され、更にまた、製造工程が簡易
化され、特に、コンタクト数が低減されることから製造
歩留りや信軌性が高められる。
に於ける成る段の出力端であるオーミック電極と後段の
入力端であるショットキ電極とをコンタクト？Ｊ域を介
することな（一体重に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで５５０〔μｍ２）から１５０〜２００ 〔μｍ
２〕へと、現在の１／３程度にすることができ、その集
積度は向上し、また、配線長が短くなるので動作スピー
ドが改善されて高速化され、更にまた、製造工程が簡易
化され、特に、コンタクト数が低減されることから製造
歩留りや信軌性が高められる。
第１図乃至第５図は本発明一実施例を説明するのに必要
な工程要所に於ける集積回路装置の要部切断側面図、第
６図は集積回路装置の要部回路図をそれぞれ示している
。 図に於いて、ｌは半絶縁性ＧａＡｓ基板、２はｉ型Ｇａ
Ａｓ能動層、３はｎ型Ａ／ＧａＡｓ電子供給層、４はｎ
＋型ＧａＡｓオーミック・コンタクト層、４ＡはＡβＧ
ａＡｓエッチング・ストッパ層、６及び７はフォト・レ
ジスト膜、８はＡｎ膜、８Ｇはゲート電極、８Ｓはソー
ス電極、８Ｄはドレイン電極をそれ、ぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 集積回路装置の要部回路図 Ａ−−八 だ！１
な工程要所に於ける集積回路装置の要部切断側面図、第
６図は集積回路装置の要部回路図をそれぞれ示している
。 図に於いて、ｌは半絶縁性ＧａＡｓ基板、２はｉ型Ｇａ
Ａｓ能動層、３はｎ型Ａ／ＧａＡｓ電子供給層、４はｎ
＋型ＧａＡｓオーミック・コンタクト層、４ＡはＡβＧ
ａＡｓエッチング・ストッパ層、６及び７はフォト・レ
ジスト膜、８はＡｎ膜、８Ｇはゲート電極、８Ｓはソー
ス電極、８Ｄはドレイン電極をそれ、ぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 集積回路装置の要部回路図 Ａ−−八 だ！１
Claims (2)
- （１）基板の上に在ってチャネルが生成される化合物半
導体能動層と、 該化合物半導体能動層の上に在ってそれに対してキャリ
ヤを供給し２次元キャリヤ・ガス層を生成させる化合物
半導体キャリヤ供給層と、該化合物半導体キャリヤ供給
層の上に在って化合物半導体エッチング・ストッパ層を
含みプレーナ・ドーピング法で形成された化合物半導体
オーミック・コンタクト層と、 該化合物半導体オーミック・コンタクト層にコンタクト
する一対のオーミック電極と、 該一対のオーミック電極の間に在って前記化合物半導体
オーミック・コンタクト層を貫通し前記化合物半導体キ
ャリヤ供給層に達する開口内に形成され且つ該オーミッ
ク電極と同一材料からなるショットキ電極と を備えてなる電界効果トランジスタを構成要素とするこ
とを特徴とする化合物半導体集積回路装置。 - （２）基板の上に化合物半導体能動層及び化合物半導体
キャリヤ供給層及びプレーナ・ドーピング法でドーピン
グされ且つ化合物半導体エッチング・ストッパ層を含む
化合物半導体オーミック・コンタクト層を順に形成する
工程と、 次いで、ゲート電極形成予定領域の前記エッチング・ス
トッパ層を除去する工程と、 次いで、ゲート電極形成予定領域とソース電極形成予定
領域とドレイン電極形成予定領域のそれぞれに開口を有
するマスク膜を形成する工程と、 次いで、ゲート電極形成予定領域のオーミック・コンタ
クト層をエッチングして前記キャリヤ供給層に達する開
口を形成する工程と、 次いで、全面に電極材料の被膜を形成してから前記マス
ク膜の除去を行って該被膜をリフト・オフ法でパターニ
ングし同一材料からなるゲート電極及びソース電極及び
ドレイン電極を同時に形成する工程と が含まれてなることを特徴とする化合物半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061099A JPH088351B2 (ja) | 1987-03-18 | 1987-03-18 | 化合物半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061099A JPH088351B2 (ja) | 1987-03-18 | 1987-03-18 | 化合物半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228673A true JPS63228673A (ja) | 1988-09-22 |
| JPH088351B2 JPH088351B2 (ja) | 1996-01-29 |
Family
ID=13161299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061099A Expired - Lifetime JPH088351B2 (ja) | 1987-03-18 | 1987-03-18 | 化合物半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088351B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105577A (ja) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS60231368A (ja) * | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61241972A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 化合物半導体装置 |
-
1987
- 1987-03-18 JP JP62061099A patent/JPH088351B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105577A (ja) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS60231368A (ja) * | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61241972A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 化合物半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088351B2 (ja) | 1996-01-29 |
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