JPS586304B2 - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS586304B2 JPS586304B2 JP6697779A JP6697779A JPS586304B2 JP S586304 B2 JPS586304 B2 JP S586304B2 JP 6697779 A JP6697779 A JP 6697779A JP 6697779 A JP6697779 A JP 6697779A JP S586304 B2 JPS586304 B2 JP S586304B2
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- Japan
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- electrode
- substrate
- vapor deposition
- semiconductor substrate
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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Description
【発明の詳細な説明】
本発明は半導体装置の製造法に関し、特に半導体基板上
に電極を多層に蒸着形成する方法の改良に関するもので
ある。
に電極を多層に蒸着形成する方法の改良に関するもので
ある。
一般に半導体装置の金属電極は、アルミニウム（Ａｌ）
あるいは金（Ａｕ）等の金属を真空蒸着法などによって
半導体基板上に彫成し、オーミツク接触あるいはショッ
トキー障壁を構成していることは周知である。
あるいは金（Ａｕ）等の金属を真空蒸着法などによって
半導体基板上に彫成し、オーミツク接触あるいはショッ
トキー障壁を構成していることは周知である。
このような電極の形成について、たとえばガリウム砒素
化合物半導体の結晶基板（以後ＧａＡｓ基板と呼ぶ）を
用いたショットキー障壁型電界効果トランジスタ（ＭＥ
Ｓ ＦＢＴ）のゲート電極を例にとって説明すると、従
来、前記ＭＥＳＦＥＴではショットキー障壁ゲートを製
作しやすいアルミニウム（Ａｌ）を用いて、ＧａＡｓ基
板上に一層からなるゲート電極を形成していた。
化合物半導体の結晶基板（以後ＧａＡｓ基板と呼ぶ）を
用いたショットキー障壁型電界効果トランジスタ（ＭＥ
Ｓ ＦＢＴ）のゲート電極を例にとって説明すると、従
来、前記ＭＥＳＦＥＴではショットキー障壁ゲートを製
作しやすいアルミニウム（Ａｌ）を用いて、ＧａＡｓ基
板上に一層からなるゲート電極を形成していた。
しかし前記ゲート電極として形成されたＡｌは、前記Ｇ
ａＡｓ基板内に拡散したり、また前記基板と化合物を作
りショットキー特性を劣化させる欠点があり、特にこの
ＭＥＳ ＦＥＴを高温度状態で動作させると、その劣化
現象が促進され、ＦＢＴ特性を劣化せしめる問題があっ
た。
ａＡｓ基板内に拡散したり、また前記基板と化合物を作
りショットキー特性を劣化させる欠点があり、特にこの
ＭＥＳ ＦＥＴを高温度状態で動作させると、その劣化
現象が促進され、ＦＢＴ特性を劣化せしめる問題があっ
た。
そこで上述の欠点を改善するために前記基板と反応し拡
散等が生じることのない、たとえ゛ばチタン（Ｔｉ）−
白金（Ｐｔ）−金（Ａｕ）、あるいはチタン（Ｔｉ）−
タングステン（Ｗ）−白金（Ｐｔ）−金（Ａｕ）という
組合せによって多層構造とする手段がとられている。
散等が生じることのない、たとえ゛ばチタン（Ｔｉ）−
白金（Ｐｔ）−金（Ａｕ）、あるいはチタン（Ｔｉ）−
タングステン（Ｗ）−白金（Ｐｔ）−金（Ａｕ）という
組合せによって多層構造とする手段がとられている。
この場合、たとえばＴｉ−Ｐｔ−Ａｕ層からなる多層電
極構造とする所以は、まずＴｉ層は高温において前記Ｇ
ａＡｓ基板と反応しにくい性質を有することから第１層
目に形成されている。
極構造とする所以は、まずＴｉ層は高温において前記Ｇ
ａＡｓ基板と反応しにくい性質を有することから第１層
目に形成されている。
しかし該Ｔｉ層は単位長さ、厚さ当たりの抵抗値が高い
ことから前記Ｔｉ層上に抵抗値の低いＡｕ層を積層する
必要があるが、このＡｕはＧａＡｓ基板に拡散しやすい
だけでな＜、Ｔｉとも相互に拡散する性質を有するため
、この層間に相互反応を防止するＰｔ層を介在させて多
層構造の電極としている。
ことから前記Ｔｉ層上に抵抗値の低いＡｕ層を積層する
必要があるが、このＡｕはＧａＡｓ基板に拡散しやすい
だけでな＜、Ｔｉとも相互に拡散する性質を有するため
、この層間に相互反応を防止するＰｔ層を介在させて多
層構造の電極としている。
第１図は上記従来の多層電極の構造を示す図で、１はＧ
ａＡｓ基板、２はソース電極、３はドレイン電極であり
、その間にゲート電極４を蒸着法によってＴｉからなる
第１層電極５、次にＰｔからなる第２層電極６、そして
その上にＡｕからなる第３層電極７を順次形成して多層
構造としている。
ａＡｓ基板、２はソース電極、３はドレイン電極であり
、その間にゲート電極４を蒸着法によってＴｉからなる
第１層電極５、次にＰｔからなる第２層電極６、そして
その上にＡｕからなる第３層電極７を順次形成して多層
構造としている。
しかしながら通常の蒸着方法によって形成された多層構
造のゲート電極４は、図示のように第１層電極５の形成
幅に対し、その上に積層する第２層電極６及び第３層電
極７の各形成幅がはみ出した状態となり、前記基板１０
表面のＡ部分において前記三層の端が共に直接被着され
る欠点があり多層構造とした利点が失われていた。
造のゲート電極４は、図示のように第１層電極５の形成
幅に対し、その上に積層する第２層電極６及び第３層電
極７の各形成幅がはみ出した状態となり、前記基板１０
表面のＡ部分において前記三層の端が共に直接被着され
る欠点があり多層構造とした利点が失われていた。
したがってこれら電極層を形成する１層ごとに蒸着マス
クパターンを段階的に小さく設けるようにして多層に被
着形成する手段を採るとその工程数の増大が免がれす、
また前記ゲート電極をサブミクロン幅で形成することは
困難であった。
クパターンを段階的に小さく設けるようにして多層に被
着形成する手段を採るとその工程数の増大が免がれす、
また前記ゲート電極をサブミクロン幅で形成することは
困難であった。
本発明は上述の問題点に鑑みなされたもので、その目的
は、半導体基板上に形成する多層の電極構造が、その最
下層の電極幅に対し、その上に積層される電極幅が順次
小さくなる方向で蒸着形成する新規な方法を提供するこ
とである。
は、半導体基板上に形成する多層の電極構造が、その最
下層の電極幅に対し、その上に積層される電極幅が順次
小さくなる方向で蒸着形成する新規な方法を提供するこ
とである。
これによって半導体装置の特性劣化を防止し、信頼性を
向上せんとするものである。
向上せんとするものである。
かかる目的を達成するために本発明による半導体装置の
製造法は、半導体基板上の所定位置に連続して多層の電
極を蒸着形成するにあたり、前記半導体基板を反復移動
手段に保持させた状態で、電極材となるべき複数の蒸着
源に対向配置し、第１層目の電極材となるべき蒸着源に
対して前記半導体基板を所定量反復移動させながら、第
１層目の電極を形成した後、順次上層になるに従って対
応した電極材となるべき蒸着源に対する前記半導体基板
の移動量を少なくしながら多層に電極を形成することを
特徴としている。
製造法は、半導体基板上の所定位置に連続して多層の電
極を蒸着形成するにあたり、前記半導体基板を反復移動
手段に保持させた状態で、電極材となるべき複数の蒸着
源に対向配置し、第１層目の電極材となるべき蒸着源に
対して前記半導体基板を所定量反復移動させながら、第
１層目の電極を形成した後、順次上層になるに従って対
応した電極材となるべき蒸着源に対する前記半導体基板
の移動量を少なくしながら多層に電極を形成することを
特徴としている。
以下図面を用いて本発明の一実施例を詳細に説明する。
なお従来と同等の機能を有する部分には同符号を付した
。
。
まず第２図に示すようにＧａＡｓからなる基板１上にフ
ォトレジスト膜１１を塗布形成し、そのゲート電極形成
部位にマスク開口部１２を形成する次いでそのマスク開
口部１２の露出した基板部位を、前記基板１に構成する
（図示していない）活性層内の電界分布を改善する観点
から選択的にエッチングし、溝１３を形成する。
ォトレジスト膜１１を塗布形成し、そのゲート電極形成
部位にマスク開口部１２を形成する次いでそのマスク開
口部１２の露出した基板部位を、前記基板１に構成する
（図示していない）活性層内の電界分布を改善する観点
から選択的にエッチングし、溝１３を形成する。
この場合該溝１３は前記レジスト膜１１からなるマスク
の開口部エッジよりも図示のように入り込んだ形状にオ
ーバエツチされている。
の開口部エッジよりも図示のように入り込んだ形状にオ
ーバエツチされている。
このように形成し、前記マスク開口部１２を有するフォ
トレジスト膜１１がそのまま電極形成用マスクとして残
置した状態の基板１を第３図に示すように、基板保持具
３１に、たとえばマグネット（真空では真空にしたとき
はずれる）等の保持手段によって固定し、蒸着装置内に
配置している反復移動手段（図示せず）に保持させた状
態で、前記電極形成部位を電極材となる複数の蒸着源３
２，３３，３４をあたかも一点にある点源とみなし得る
位置に対向配置する。
トレジスト膜１１がそのまま電極形成用マスクとして残
置した状態の基板１を第３図に示すように、基板保持具
３１に、たとえばマグネット（真空では真空にしたとき
はずれる）等の保持手段によって固定し、蒸着装置内に
配置している反復移動手段（図示せず）に保持させた状
態で、前記電極形成部位を電極材となる複数の蒸着源３
２，３３，３４をあたかも一点にある点源とみなし得る
位置に対向配置する。
しかる後、まず前記基板１の電極形成部位に対し、第１
層目の電極材となるＴｉ蒸着源３２からの蒸着放射角度
が最も大きくなるように前記基板１を、前記蒸着源３２
との対向軸３５を中心とし、前記反復移動手段によって
０１の角度で左右に反復傾動させながら第１層電極３６
を蒸着形成する。
層目の電極材となるＴｉ蒸着源３２からの蒸着放射角度
が最も大きくなるように前記基板１を、前記蒸着源３２
との対向軸３５を中心とし、前記反復移動手段によって
０１の角度で左右に反復傾動させながら第１層電極３６
を蒸着形成する。
続いて第２層目の電極材となるｐｉ蒸着源３３に対して
、前記Ｔｉ蒸着源３２からの蒸着放射角度より小さい放
射角度となるように前記基板１をθ２の角度で前記同様
の手段によって左右に反復傾動させながら第２層電極３
７を蒸着形成する。
、前記Ｔｉ蒸着源３２からの蒸着放射角度より小さい放
射角度となるように前記基板１をθ２の角度で前記同様
の手段によって左右に反復傾動させながら第２層電極３
７を蒸着形成する。
引続いて第３層目の電極材となるＡｕ蒸着源３４に対し
て、前回より放射角度がさらに小さくなるように、前記
基板１を０３の角度で前記同様の手段によって第３層電
極３８を蒸着形成すれば、電極形成部位のマスクパター
ン１２の遮蔽効果と、基板１の傾動角度θ１，θ２，θ
３の変化、さらに前記マスクの開口部１２が被着される
蒸着層によって狭められる２次的な遮蔽効果も手伝って
、第４図に示すごとく、マスクパターンを溶解除去して
完成した３層構造のゲート電極は第１層電極３６に対し
て、その上に形成された第２層電極３７、そして第３層
電極３８の各電極幅が順次小さくなる方向で積層構成す
ることができる。
て、前回より放射角度がさらに小さくなるように、前記
基板１を０３の角度で前記同様の手段によって第３層電
極３８を蒸着形成すれば、電極形成部位のマスクパター
ン１２の遮蔽効果と、基板１の傾動角度θ１，θ２，θ
３の変化、さらに前記マスクの開口部１２が被着される
蒸着層によって狭められる２次的な遮蔽効果も手伝って
、第４図に示すごとく、マスクパターンを溶解除去して
完成した３層構造のゲート電極は第１層電極３６に対し
て、その上に形成された第２層電極３７、そして第３層
電極３８の各電極幅が順次小さくなる方向で積層構成す
ることができる。
したがって前記従来のごとき素子特性の劣化が解消され
る。
る。
なお以上の実施例では複数の蒸着源に対向する電極形成
基板に対し、最下層電極から順次上層の電極を積層する
のに、その基板を左右に傾動させながら、しかもその傾
動角度を順次小さくして多層構造とする電極形成力法に
ついて説明したが、本発明はこのような基板の反復移動
手段に限定されるものではなく、形成すべき電極パター
ンに応じて、たとえば基板を前後、左右、上下に反復乎
進移動させるか、あるいは才差運勤を用いる等の手段を
用いた場合においても同様の効果が得られることは勿論
である。
基板に対し、最下層電極から順次上層の電極を積層する
のに、その基板を左右に傾動させながら、しかもその傾
動角度を順次小さくして多層構造とする電極形成力法に
ついて説明したが、本発明はこのような基板の反復移動
手段に限定されるものではなく、形成すべき電極パター
ンに応じて、たとえば基板を前後、左右、上下に反復乎
進移動させるか、あるいは才差運勤を用いる等の手段を
用いた場合においても同様の効果が得られることは勿論
である。
以上説明したように本発明によれば、本実施例の３層構
造のみならず多層の電極構造が連続してその最下層の電
極幅に対し、その上に積層される電極の幅を順次小さく
する方向で蒸着形成することが可能となり、工程の簡単
化、そして半導体装置の特性劣化を解消することができ
、信頼性が向上するなど、その実用上の効果は太きい。
造のみならず多層の電極構造が連続してその最下層の電
極幅に対し、その上に積層される電極の幅を順次小さく
する方向で蒸着形成することが可能となり、工程の簡単
化、そして半導体装置の特性劣化を解消することができ
、信頼性が向上するなど、その実用上の効果は太きい。
第１図は従来の半導体装置の多層電極構造を説明する要
部断面図、第２図及び第３図は本発明の多層電極形成法
の一実施例を説明する要部断面図及び概念図、第４図は
本発明の多層電極構造の一実施例を説明する要部断面図
である。 １：基板、１１：レジスト膜、１２：マスクパターン、
１３：溝、３１：基板保持具、３２，３３，３４：蒸着
源、３５：対向軸、３６：第１層電極、３７：第２層電
極、３８：第３層電極。
部断面図、第２図及び第３図は本発明の多層電極形成法
の一実施例を説明する要部断面図及び概念図、第４図は
本発明の多層電極構造の一実施例を説明する要部断面図
である。 １：基板、１１：レジスト膜、１２：マスクパターン、
１３：溝、３１：基板保持具、３２，３３，３４：蒸着
源、３５：対向軸、３６：第１層電極、３７：第２層電
極、３８：第３層電極。
Claims (1)
- １ 半導体基板上の所定位置に連続して多層の電極を蒸
着形成するにあたり、前記半導体基板を反復移動手段に
保持させた状態で電極材となるべき複数の蒸着源に対向
配置し、第１層目の電極材となるべき蒸着源に対して、
前記半導体基板を所定量反復移動させながら第１層目の
電極を形成した後、順次上層になるに従って対応した電
極材となるべき蒸着源に対する前記半導体基板の移動量
を少なくしながら多層の電極を形成するようにしたこと
を特徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6697779A JPS586304B2 (ja) | 1979-05-30 | 1979-05-30 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6697779A JPS586304B2 (ja) | 1979-05-30 | 1979-05-30 | 半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55158632A JPS55158632A (en) | 1980-12-10 |
| JPS586304B2 true JPS586304B2 (ja) | 1983-02-03 |
Family
ID=13331585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6697779A Expired JPS586304B2 (ja) | 1979-05-30 | 1979-05-30 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586304B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821877A (ja) * | 1981-07-31 | 1983-02-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58162069A (ja) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1979
- 1979-05-30 JP JP6697779A patent/JPS586304B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55158632A (en) | 1980-12-10 |
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