JPH02123737A - 半導体装置の電極構造 - Google Patents
半導体装置の電極構造Info
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- JPH02123737A JPH02123737A JP27774088A JP27774088A JPH02123737A JP H02123737 A JPH02123737 A JP H02123737A JP 27774088 A JP27774088 A JP 27774088A JP 27774088 A JP27774088 A JP 27774088A JP H02123737 A JPH02123737 A JP H02123737A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は、セルファライン的に形成された多層構造の
半導体装置の電極構造に関するものである。
半導体装置の電極構造に関するものである。
第３図は従来の半導体装置の電極構造を示す断面図であ
り、この図において、１はＧａＡｓウェハ、２はオーミ
ック電極層、３はバリアメタル層、４はコンタクトメタ
ル層、５はＡｕメツキ層である。
り、この図において、１はＧａＡｓウェハ、２はオーミ
ック電極層、３はバリアメタル層、４はコンタクトメタ
ル層、５はＡｕメツキ層である。
次に第３図の電極構造の形成方法について第４図（ａ）
〜（立）を用いて説明する。
〜（立）を用いて説明する。
まず、ＧａＡｓウェハ１に写真製版によりレジストパタ
ーン６を形成する（第４図（ａ））。次にオーミック電
極（Ａｕ、Ｇｅ、Ｎｉ）金属２を蒸着により全面に被着
させる（第４図（ｂ））。
ーン６を形成する（第４図（ａ））。次にオーミック電
極（Ａｕ、Ｇｅ、Ｎｉ）金属２を蒸着により全面に被着
させる（第４図（ｂ））。
次にリフトオフ法によりレジストパターン６とともに、
レジストパターンＳ上のオーミック電極金属２′を除去
し、オーミック電極層２を形成する（第４図（Ｃ））。
レジストパターンＳ上のオーミック電極金属２′を除去
し、オーミック電極層２を形成する（第４図（Ｃ））。
次にオーミック電極層２上にバリアメタル用の写真製版
を施し、レジストパターン７を形成する（第４図（ｄ）
）。次にバリアメタル（例えばＴｉ、Ｍｏ、Ａｕ）３
’を全面に蒸着する（第４図（ｅ））。次にリフトオフ
法により不要なバリアメタル３′をレジストパターン７
とともに除去し、バリアメタル層３を形成する（第４図
（ｆ））。次にコンタクト用の写真製版を施し、レジス
トパターン８を形成する（第４図（ｇ））。次にコンタ
クトメタル（例えばＴｉ−Ａｕ）４’を全面に蒸着する
（第４図（ｈ））。
を施し、レジストパターン７を形成する（第４図（ｄ）
）。次にバリアメタル（例えばＴｉ、Ｍｏ、Ａｕ）３
’を全面に蒸着する（第４図（ｅ））。次にリフトオフ
法により不要なバリアメタル３′をレジストパターン７
とともに除去し、バリアメタル層３を形成する（第４図
（ｆ））。次にコンタクト用の写真製版を施し、レジス
トパターン８を形成する（第４図（ｇ））。次にコンタ
クトメタル（例えばＴｉ−Ａｕ）４’を全面に蒸着する
（第４図（ｈ））。
次に金メツキ用の写真製版を施し、レジストパターン９
を形成する（第４図（ｉ））。次に金メツキを成長させ
てＡｕメツキ層５を形成する（第４図（ｊ））。次に金
メツキ用のレジストパターン９およびコンタクトメタル
４′で不要の部分を除去する（第４図（ｋ））。最後に
コンタクトメタル用のレジストパターン８を除去するこ
よにより第３図の電極構造を得る（第４図（Ｉｌ））。
を形成する（第４図（ｉ））。次に金メツキを成長させ
てＡｕメツキ層５を形成する（第４図（ｊ））。次に金
メツキ用のレジストパターン９およびコンタクトメタル
４′で不要の部分を除去する（第４図（ｋ））。最後に
コンタクトメタル用のレジストパターン８を除去するこ
よにより第３図の電極構造を得る（第４図（Ｉｌ））。
（発明が解決しようとする課題〕
以上のようにして形成された従来の半導体装置の電極構
造においては、オーミック電極層２．バリアメタル層３
．コンタクトメタル層４．Ａｕメツキ層５まで５回の写
真製版工程があり、マスク合せのマージンをそれぞれ２
μｍ程度ずつ各工程でとることになり、オーミック電極
層２．バリアメタル層３．コンタクトメタル層４の順に
面積が順次小さくなっている。ＧａＡｓＦＥＴの場合、
ドレイン電極のパターンエツジから数μｍの所が最も電
流密度が高くなるにもかかわらず、メタル膜圧がパター
ンエツジ部が最も薄いため、マイグレーション等信頼性
上大きな問題点があった。
造においては、オーミック電極層２．バリアメタル層３
．コンタクトメタル層４．Ａｕメツキ層５まで５回の写
真製版工程があり、マスク合せのマージンをそれぞれ２
μｍ程度ずつ各工程でとることになり、オーミック電極
層２．バリアメタル層３．コンタクトメタル層４の順に
面積が順次小さくなっている。ＧａＡｓＦＥＴの場合、
ドレイン電極のパターンエツジから数μｍの所が最も電
流密度が高くなるにもかかわらず、メタル膜圧がパター
ンエツジ部が最も薄いため、マイグレーション等信頼性
上大きな問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、オーミック電極パターンエツジ部のメタル
膜厚の厚い半導体装置の電極構造を得ることを目的とす
る。
れたもので、オーミック電極パターンエツジ部のメタル
膜厚の厚い半導体装置の電極構造を得ることを目的とす
る。
（課題を解決するための手段〕
この発明に係る半導体装置の電極構造は、最下層のメタ
ル層とほぼ同一サイズのメタル層をセルファライン的に
積層して電極を構成したものである。
ル層とほぼ同一サイズのメタル層をセルファライン的に
積層して電極を構成したものである。
（作用）
この発明においては、積層されたメタル層のパターンエ
ツジ部も他の部分と同様十分メタル層が厚く形成される
ため、電極パターンエツジ部での電流密度を下げること
ができる。
ツジ部も他の部分と同様十分メタル層が厚く形成される
ため、電極パターンエツジ部での電流密度を下げること
ができる。
（実施例〕
以下、この発明の一実施例を図面について説明する。
第１図はこの発明による半導体装置の電極構造を示す断
面図であり、第３図と同一符号は同じものを示す。
面図であり、第３図と同一符号は同じものを示す。
次に第１図の電極構造の形成方法を第２図（ａ）〜（ｅ
）について説明する。まず、ＧａＡｓウニハ１上にプラ
ズマＣＶＤ法でＳｉＮ膜１膜管０ポジットし、さらに、
その上にレジストを塗布した後写真製版でレジストをパ
ターニングしてレジストパターン１１を形成し、さらに
、このレジストパターン１１をマスクとしてＳｉＮ膜１
膜管０ツチングする（第２図（ａ））。次にオーミック
電極（Ａｕ、Ｇｅ、Ｎｉ）金属２′およびバリアメタル
（例えばＴｉ、Ｍｏ、Ａｕ）３’を全面に蒸着する（第
２図（ｂ））。次にリフトオフ法によりレジストパター
ン１１とともに不要部分を除去する（第２図（Ｃ））、
次にＧａＡｓ層（ＧａＡｓウェハ１）をメツキコンタク
ト層に使用し、バリアメタル層３上に金メツキを施し、
Ａｕメツキ層５を形成する（第２図（ｄ））。最後にＳ
ｉＮ層１ｏをエツチング除去して第１図の電極構造を得
る（第２図（ｅ））。
）について説明する。まず、ＧａＡｓウニハ１上にプラ
ズマＣＶＤ法でＳｉＮ膜１膜管０ポジットし、さらに、
その上にレジストを塗布した後写真製版でレジストをパ
ターニングしてレジストパターン１１を形成し、さらに
、このレジストパターン１１をマスクとしてＳｉＮ膜１
膜管０ツチングする（第２図（ａ））。次にオーミック
電極（Ａｕ、Ｇｅ、Ｎｉ）金属２′およびバリアメタル
（例えばＴｉ、Ｍｏ、Ａｕ）３’を全面に蒸着する（第
２図（ｂ））。次にリフトオフ法によりレジストパター
ン１１とともに不要部分を除去する（第２図（Ｃ））、
次にＧａＡｓ層（ＧａＡｓウェハ１）をメツキコンタク
ト層に使用し、バリアメタル層３上に金メツキを施し、
Ａｕメツキ層５を形成する（第２図（ｄ））。最後にＳ
ｉＮ層１ｏをエツチング除去して第１図の電極構造を得
る（第２図（ｅ））。
なお、上記実施例では、メツキコンタクト層にＧａＡｓ
層を用いたが、あらかじめＳｉＮ層１０の下にメツキコ
ンタクト層をバターニングしておいてもよい。あるいは
電解金メツキの代りに無電解メツキを用いてもよい。
層を用いたが、あらかじめＳｉＮ層１０の下にメツキコ
ンタクト層をバターニングしておいてもよい。あるいは
電解金メツキの代りに無電解メツキを用いてもよい。
さらに、Ａｕメツキ層５の横方向への広がりを防ぐため
には、ＳｉＮ膜１膜管０厚をオーミック電極層２および
バリアメタル層３の厚さの和より大きくすること、ある
いは全面にレジストを塗布した後、アラシブでメタルの
上のレジストを除去し、金メツキを行うことが有効であ
る。これらの手段によりメタル側部へのメツキ付着を抑
えることができる。
には、ＳｉＮ膜１膜管０厚をオーミック電極層２および
バリアメタル層３の厚さの和より大きくすること、ある
いは全面にレジストを塗布した後、アラシブでメタルの
上のレジストを除去し、金メツキを行うことが有効であ
る。これらの手段によりメタル側部へのメツキ付着を抑
えることができる。
以上説明したようにこの発明は、最下層のメタル層とほ
ぼ同じ形状１面積で順次メタル層をセルファライン的に
積層して電極構造を形成したので、電極のパターンエツ
ジ部の膜厚も厚くでき電流密度も低く抑えられる結果、
メタルのマイグレーション等の問題がなくなり信頼性の
向上した電極構造が得られる効果がある。
ぼ同じ形状１面積で順次メタル層をセルファライン的に
積層して電極構造を形成したので、電極のパターンエツ
ジ部の膜厚も厚くでき電流密度も低く抑えられる結果、
メタルのマイグレーション等の問題がなくなり信頼性の
向上した電極構造が得られる効果がある。
第１図はこの発明の一実施例による半導体装置の電極構
造を示す断面図、第２図はこの発明の電極構造の形成方
法を示す工程断面図、第３図は従来の電極構造を示す断
面図、第４図は従来の電極構造の形成方法を示す工程断
面図である。 図において、１はＧａＡｓウェハ、２はオーミック電極
層、３はバリアメタル層、４はコンタクトメタル層、５
はＡｕメツキ層、１０はＳｉＮ膜、１１はレジストパタ
ーンである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 ら 第 図 ４：コ〉ダクトメタル層 第 図 １１：しシストツマターン 第 図 そ の
造を示す断面図、第２図はこの発明の電極構造の形成方
法を示す工程断面図、第３図は従来の電極構造を示す断
面図、第４図は従来の電極構造の形成方法を示す工程断
面図である。 図において、１はＧａＡｓウェハ、２はオーミック電極
層、３はバリアメタル層、４はコンタクトメタル層、５
はＡｕメツキ層、１０はＳｉＮ膜、１１はレジストパタ
ーンである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 ら 第 図 ４：コ〉ダクトメタル層 第 図 １１：しシストツマターン 第 図 そ の
Claims (1)
- 複数種類のメタル層を積み重ねて構成した多層構造の
電極において、前記多層構造のメタル層のうち最下層の
メタル層とほぼ同一サイズのメタル層をセルファライン
的に積層し構成したことを特徴とする半導体装置の電極
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27774088A JPH02123737A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置の電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27774088A JPH02123737A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置の電極構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123737A true JPH02123737A (ja) | 1990-05-11 |
Family
ID=17587664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27774088A Pending JPH02123737A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置の電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212282A (ja) * | 1990-02-14 | 1991-09-17 | Nishijin:Kk | パチンコ遊技店における計数管理装置 |
-
1988
- 1988-11-02 JP JP27774088A patent/JPH02123737A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212282A (ja) * | 1990-02-14 | 1991-09-17 | Nishijin:Kk | パチンコ遊技店における計数管理装置 |
| JPH0549306B2 (ja) * | 1990-02-14 | 1993-07-23 | Nishijin Kk |
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