JPS60254752A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS60254752A
JPS60254752A JP59111821A JP11182184A JPS60254752A JP S60254752 A JPS60254752 A JP S60254752A JP 59111821 A JP59111821 A JP 59111821A JP 11182184 A JP11182184 A JP 11182184A JP S60254752 A JPS60254752 A JP S60254752A
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JP
Japan
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bump
film
resist
layer resist
height
Prior art date
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Pending
Application number
JP59111821A
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English (en)
Inventor
Shoji Nomura
昭司 野村
Toru Maekawa
前川　通
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59111821A priority Critical patent/JPS60254752A/ja
Publication of JPS60254752A publication Critical patent/JPS60254752A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特にフェースダ
ウンボンディングの際に必要なバンフヲ蒸着膜と二層レ
ジスト・リフトオフ法を利用して形成するバンプ形成方
法に関する。
〔従来の技術〕
フェースダウンボンディングにおいては、１０ｐｍ〜１
５μｍ程度の高さのバンプが必要である＝従来、フェー
スダウンボンディング用のバンプ形成方法には、メッキ
法、リフトオフ法などがある。メッキ法では、バンプな
形成する電極が形成された基板側に、電界メッキを行う
ための引出し電極を設けなければならない。しかし、バ
ンプを形成すべき電極の数が多くなると、メッキのため
の電極引出しがむづかしくなる。またバンプ形状も丸く
なり、形状が悪く、素子の集積度が増した場合に必要な
形状の良いバンプを形成するのが困難である。
また、リフトオフ法においては、下をポジ、上をネガの
厚いレジスト層乞つけ、これをパターニン　□グして、
バンプ金属を蒸着し、所謂二層リフトオフによって柱状
のバンプを形成していた。ところが、十分な高さのバン
プを形成するためにレジメトの厚さを厚くすると、パ、
ターニング精度が悪くなる欠陥があるので、十分な高さ
く１０μｍ以上）のバンプを形成するのが困難であった
。
〔発明が解決しようとする問題点〕
本発明は、パシベーション膜などの蒸着膜を利用し、リ
フトオフ法により形状の良い、十分な高さのバンプを形
成するものであり、素子の集積度向上に適合せしめるも
のである。
〔問題点を解決するための手段〕
本発明においては、バンプを形成する所定の位置に開口
を形成した蒸着膜と、該蒸着膜上にバターニング形成し
たポジ及びネガの二層レジストを形成し、その後バンプ
金属を付着し、該二層レジストのリフトオフを行い、さ
らに前記蒸着膜をエツチングしてバンプを形成するもの
である。これにより、二層レジストの厚みより高いバン
プが形成できる。
〔実施例〕
第１図において、半導体素子が形成される基板１のバン
プな形成すべき電極（ベース電極）２を含む表面にパシ
ベーション膜（酸化層または窒化膜）５’４ｒ−５μｍ
の膜厚に付着する（図Ａ）。次に。
パンダを形成する所定の場所（ベース電極２上）のパシ
ベーション膜５ｔドライエツチング等で除去する（ｌｆ
ｆｉＢ）。さらに図Ｃのように、二層レジメ）４．５７
に：形成する。レジスト４はポジレジスト、レジスト５
はネガレジストであり、その形成は従来の二層レジスト
・リフトオフ性におけるのと同じであり、従えば、レジ
スト厚は、ポジレジスト４が６μｍ、ネガレジスト５が
５μｍである）。
そして、その後バンプ金属を蒸着し、二層レジスト“リ
フトオフを行い、さらにその後パシベーション膜３をエ
ツチングすることにより（本例では３μｍ除去）、図り
に示すよ５なバンプ６′４ｆ形成することができる。本
実施例にＪれば、二層レジスト４，５の厚さの和ｄ４＋
ｄＩＩより高いバンプが形成される。得られるバンプの
高さｈは、 ｈ＝ｄ＋＋ａ＝＋（ｄｏ−ａｐ） となる。
以上一実施例を示したが、本発明はこれに限らず種々変
更でき、例えば、パシベーションＩＩＩ　’ｒ　利用す
る以外に、他の蒸着膜を形成し、バンプ形成の際一旦蒸
着膜を全部除去し、その後新たにパシベーション膜を形
成しても良い。また、パシベーション膜等の開口は、ニ
ルシスト形成後に行つ°ζも良い。
〔発明の効果〕
本発明によれば、以上のごとく、二層レジスト・リフト
オフ性と蒸着膜を組合せて用いることによって、従来の
パンダ形成法に比べてより高い（１０μｍ以上）バンプ
な形成することができる。
【図面の簡単な説明】
第１図Ａ−Ｄは本発明の半導体素子の製造方法の一実施
例を示す工程図。 （主な符号） １・・・基板 ２・・・バンプを形成すべき電極 ６・・・パシベーション膜 ４・・・ポジレジスト ５・・・ネガレジスト ６・・・バンプ 特許出願人　富士通株式会社 代　理　人　弁理士玉蟲久五部（外１名）第１図

Claims (1)

    【特許請求の範囲】
  1. フェースダウンボンディング用のバンプ形成方法におい
    て、半導体素子表面に蒸着膜を形成し、バンプな形成す
    る所定の場所に開口を形成し、二層レジスト・リフトオ
    フにより該開口にバンプ金属を付着し、その後前記蒸着
    膜をエツチングして厚さを薄くするか、もしくはエツチ
    ングで除去することを特徴とする半導体装置の製造方法
    。
JP59111821A 1984-05-31 1984-05-31 半導体装置の製造方法 Pending JPS60254752A (ja)

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JP59111821A JPS60254752A (ja) 1984-05-31 1984-05-31 半導体装置の製造方法

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JPS60254752A true JPS60254752A (ja) 1985-12-16

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ID=14570999

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JP59111821A Pending JPS60254752A (ja) 1984-05-31 1984-05-31 半導体装置の製造方法

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JP (1) JPS60254752A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270253A (en) * 1986-01-27 1993-12-14 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device
US5536677A (en) * 1994-12-01 1996-07-16 Motorola, Inc. Method of forming conductive bumps on a semiconductor device using a double mask structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270253A (en) * 1986-01-27 1993-12-14 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device
US5536677A (en) * 1994-12-01 1996-07-16 Motorola, Inc. Method of forming conductive bumps on a semiconductor device using a double mask structure

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