JPH1197380A - デバイスの製造方法 - Google Patents
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- JPH1197380A JPH1197380A JP10197846A JP19784698A JPH1197380A JP H1197380 A JPH1197380 A JP H1197380A JP 10197846 A JP10197846 A JP 10197846A JP 19784698 A JP19784698 A JP 19784698A JP H1197380 A JPH1197380 A JP H1197380A
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Abstract
(57)【要約】
【課題】 深いドーパントの濃度プロファイルを与えク
ロスドーピングによる問題を解決する半導体の製造方法
を提供すること。 【解決手段】 本発明は、シリコン製基板１０の上に誘
電体領域１８を形成するステップと、前記誘電体領域１
８の上に第１のアモルファスシリコンまたはポリシリコ
ンの領域２０を形成するステップと、前記領域２０の上
にドーパントを注入するステップと、前記ステップの
後、前記領域２０の上に第２のアモルファスシリコンま
たはポリシリコンの領域５０を形成するステップとを有
する。
ロスドーピングによる問題を解決する半導体の製造方法
を提供すること。 【解決手段】 本発明は、シリコン製基板１０の上に誘
電体領域１８を形成するステップと、前記誘電体領域１
８の上に第１のアモルファスシリコンまたはポリシリコ
ンの領域２０を形成するステップと、前記領域２０の上
にドーパントを注入するステップと、前記ステップの
後、前記領域２０の上に第２のアモルファスシリコンま
たはポリシリコンの領域５０を形成するステップとを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造方
法に関する。
法に関する。
【０００２】
【従来の技術】様々なアプリケーションで、ＣＭＯＳ集
積回路が用いられている。多くのＣＭＯＳ集積回路は図
７にその一部を示すような二重ゲート構造である。一般
的に二重ゲート構造の形成は、ゲート誘電体領域１０８
をｎ型領域１０２とｐ型領域１０４とを有するシリコン
製基板１００上に形成することにより開始される。（誘
電体材料は電気的絶縁材料であり、即ち、１０6 オーム
ｃｍ以上の抵抗率を有する材料を意味する。）フィール
ド誘電体領域１０６が形成され、デバイスの反対の極性
でドーピングされた複数の領域を絶縁している。
積回路が用いられている。多くのＣＭＯＳ集積回路は図
７にその一部を示すような二重ゲート構造である。一般
的に二重ゲート構造の形成は、ゲート誘電体領域１０８
をｎ型領域１０２とｐ型領域１０４とを有するシリコン
製基板１００上に形成することにより開始される。（誘
電体材料は電気的絶縁材料であり、即ち、１０6 オーム
ｃｍ以上の抵抗率を有する材料を意味する。）フィール
ド誘電体領域１０６が形成され、デバイスの反対の極性
でドーピングされた複数の領域を絶縁している。
【０００３】ポリシリコン製領域１１０が、ゲート誘電
体領域１０８とフィールド誘電体領域１０６の上に堆積
される。ｎ型領域１０２の上のポリシリコン製領域１１
０の一部にはボロンあるいはＢＦ2 のようなｐ型ドーパ
ントが注入され、ｐ型領域１０４の上のポリシリコン製
領域１１０の一部の上にはＰまたはＡｓのようなｎ型ド
ーパントが注入される。このような二重ゲートＣＭＯＳ
構造は、ドープしたポリシリコン上に耐火金属珪化物層
１１２を有する。この耐火金属珪化物層は、ゲート構造
体の抵抗を下げるよう機能し、素子と回路の性能を向上
させる。
体領域１０８とフィールド誘電体領域１０６の上に堆積
される。ｎ型領域１０２の上のポリシリコン製領域１１
０の一部にはボロンあるいはＢＦ2 のようなｐ型ドーパ
ントが注入され、ｐ型領域１０４の上のポリシリコン製
領域１１０の一部の上にはＰまたはＡｓのようなｎ型ド
ーパントが注入される。このような二重ゲートＣＭＯＳ
構造は、ドープしたポリシリコン上に耐火金属珪化物層
１１２を有する。この耐火金属珪化物層は、ゲート構造
体の抵抗を下げるよう機能し、素子と回路の性能を向上
させる。
【０００４】しかし、ｎ型ドーパントとｐ型ドーパント
は、シリコン内よりも耐火金属珪化物内の方がより容易
に拡散する傾向がある。このため例えばドーパントは、
ｎ型領域１０２上のポリシリコン製領域１１０の領域か
ら耐火金属珪化物層１１２の中に拡散し、そして耐火金
属珪化物層１１２内を横方向に移動して再び反対極性に
ドープされたｐ型領域１０４の上の領域でポリシリコン
製領域１１０内に戻る傾向がある。
は、シリコン内よりも耐火金属珪化物内の方がより容易
に拡散する傾向がある。このため例えばドーパントは、
ｎ型領域１０２上のポリシリコン製領域１１０の領域か
ら耐火金属珪化物層１１２の中に拡散し、そして耐火金
属珪化物層１１２内を横方向に移動して再び反対極性に
ドープされたｐ型領域１０４の上の領域でポリシリコン
製領域１１０内に戻る傾向がある。
【０００５】このようにしてｎ型ドーパントは、ｐ型に
ドープしたポリシリコン領域に移動し、そしてその逆も
行われる。このような現象をクロスドーピングと称す
る。このようなクロスドーピングするクロスドーパント
が下のゲート誘電体に隣接するポリシリコン領域内に拡
散することにより、ＣＭＯＳ設計とその動作において重
要なパラメータであるしきい値電圧を好ましからざる方
向にシフトさせることになる。
ドープしたポリシリコン領域に移動し、そしてその逆も
行われる。このような現象をクロスドーピングと称す
る。このようなクロスドーピングするクロスドーパント
が下のゲート誘電体に隣接するポリシリコン領域内に拡
散することにより、ＣＭＯＳ設計とその動作において重
要なパラメータであるしきい値電圧を好ましからざる方
向にシフトさせることになる。
【０００６】さらにまたこのクロスドーピングの問題
は、ＣＭＯＳデバイスが小型化するにつれて、例えば
０．２５μｍ長のデバイス、さらにはまた０．１８μｍ
長デバイスに移行するにつれてよりシビアになる。デバ
イスが小さくなるにつれてクロスドーパントのしきい値
電圧のような素子特性への影響は大きくなり、デバイス
同士が近付くにつれて隣接するデバイスと干渉するよう
にドーパントが横方向に移動する距離が短くなる。
は、ＣＭＯＳデバイスが小型化するにつれて、例えば
０．２５μｍ長のデバイス、さらにはまた０．１８μｍ
長デバイスに移行するにつれてよりシビアになる。デバ
イスが小さくなるにつれてクロスドーパントのしきい値
電圧のような素子特性への影響は大きくなり、デバイス
同士が近付くにつれて隣接するデバイスと干渉するよう
にドーパントが横方向に移動する距離が短くなる。
【０００７】ポリシリコン製領域１１０のドーパント注
入領域内のドーパントが分散することにより問題が引き
起こされる。最終製品では注入ドーパントがその下のゲ
ート誘電体領域１０８の近傍にあるのが好ましい。しか
し一般的に大部分のドーパントは、ポリシリコン１１０
の上部に近接した位置にあり、アニール（熱処理）を用
いてこのドーパントをゲート誘電体領域１０８の方向に
拡散させている。
入領域内のドーパントが分散することにより問題が引き
起こされる。最終製品では注入ドーパントがその下のゲ
ート誘電体領域１０８の近傍にあるのが好ましい。しか
し一般的に大部分のドーパントは、ポリシリコン１１０
の上部に近接した位置にあり、アニール（熱処理）を用
いてこのドーパントをゲート誘電体領域１０８の方向に
拡散させている。
【０００８】しかし、ドーパントをこの距離だけ拡散さ
せるのに必要なアニール時間と温度により、ポリシリコ
ン製領域１１０内の一部のドーパントが横方向に拡散し
てポリシリコン製領域１１０の反対極にドープされた領
域内に入り込みクロスドーピングを引き起こしてしま
う。ポリシリコン製領域１１０内のこの横方向の拡散
は、珪化物層が存在するか否かにかかわらず問題であ
る。このクロスドーピングのメカニズムは、特に隣接す
るデバイスの活性領域間の距離の半分がポリシリコン製
領域１１０のドープ領域の厚さと同程度になる場合に問
題である。
せるのに必要なアニール時間と温度により、ポリシリコ
ン製領域１１０内の一部のドーパントが横方向に拡散し
てポリシリコン製領域１１０の反対極にドープされた領
域内に入り込みクロスドーピングを引き起こしてしま
う。ポリシリコン製領域１１０内のこの横方向の拡散
は、珪化物層が存在するか否かにかかわらず問題であ
る。このクロスドーピングのメカニズムは、特に隣接す
るデバイスの活性領域間の距離の半分がポリシリコン製
領域１１０のドープ領域の厚さと同程度になる場合に問
題である。
【０００９】さらにまたより薄いゲート絶縁層を使用す
ることによりデバイスの性能は改善されるが、これは比
較的高濃度のドーパント（例えば、１０20ドーパント／
ｃｍ 3 以上）がゲート誘電体層に隣接してある場合に限
られる（この要件は低ポリデプレーション（low poly-d
epletion）として公知である）。十分な量のドーパント
がこの誘電体層の近傍に存在しない場合には、より薄い
ゲート誘電体層を用いることはせいぜい素子の性能をか
ろうじて改善する程度である。
ることによりデバイスの性能は改善されるが、これは比
較的高濃度のドーパント（例えば、１０20ドーパント／
ｃｍ 3 以上）がゲート誘電体層に隣接してある場合に限
られる（この要件は低ポリデプレーション（low poly-d
epletion）として公知である）。十分な量のドーパント
がこの誘電体層の近傍に存在しない場合には、より薄い
ゲート誘電体層を用いることはせいぜい素子の性能をか
ろうじて改善する程度である。
【００１０】また珪化物形成プロセスにより耐火金属珪
化物を形成する場合には、ドーパント分布が問題を引き
起こす可能性がある。一般的な珪化物形成プロセスにお
いては、耐火金属はポリシリコン製ゲート構造体とソー
スとドレインと二酸化シリコン製スペーサが形成した後
堆積される。そしてこの素子を加熱して金属とシリコン
とを反応させ、それにより耐火金属珪化物を形成してい
る。耐火金属と二酸化シリコン製スペーサとの間の結合
力が弱いために、この珪化物は通常スペーサの上には形
成されず、従来珪化物構造体の自己整合と呼ばれる現象
を引き起こす。
化物を形成する場合には、ドーパント分布が問題を引き
起こす可能性がある。一般的な珪化物形成プロセスにお
いては、耐火金属はポリシリコン製ゲート構造体とソー
スとドレインと二酸化シリコン製スペーサが形成した後
堆積される。そしてこの素子を加熱して金属とシリコン
とを反応させ、それにより耐火金属珪化物を形成してい
る。耐火金属と二酸化シリコン製スペーサとの間の結合
力が弱いために、この珪化物は通常スペーサの上には形
成されず、従来珪化物構造体の自己整合と呼ばれる現象
を引き起こす。
【００１１】このような珪化物形成プロセスにおける珪
化物層の成長は、多くのドーパントあるいはドーパント
ベースの沈澱物がポリシリコン製ゲート構造体の上部領
域（そこに珪化物が形成される）内にある場合には悪影
響を及ぼす。さらにまた、珪化物形成プロセスを用いた
場合には、ポリシリコン製領域は、一般的にはより厚い
ためにゲート誘電体層へのドーパントの拡散距離が増加
し、これによりその下にあるチャネル領域の蚕食が行わ
れ、これがデバイスの短絡原因となる。
化物層の成長は、多くのドーパントあるいはドーパント
ベースの沈澱物がポリシリコン製ゲート構造体の上部領
域（そこに珪化物が形成される）内にある場合には悪影
響を及ぼす。さらにまた、珪化物形成プロセスを用いた
場合には、ポリシリコン製領域は、一般的にはより厚い
ためにゲート誘電体層へのドーパントの拡散距離が増加
し、これによりその下にあるチャネル領域の蚕食が行わ
れ、これがデバイスの短絡原因となる。
【００１２】このような理由により、ポリシリコン製層
内にドーパントを深く入り込ませるプロセスが望まれて
いる。しかし、このようなディープ注入方法は、達成す
るのが望ましい。一般的に前述したように大部分のドー
パントは、ポリシリコン領域の上部表面近くにある。そ
のため好ましからざる影響を避けながらドーパントをポ
リシリコン内により深く注入することは困難である。
内にドーパントを深く入り込ませるプロセスが望まれて
いる。しかし、このようなディープ注入方法は、達成す
るのが望ましい。一般的に前述したように大部分のドー
パントは、ポリシリコン領域の上部表面近くにある。そ
のため好ましからざる影響を避けながらドーパントをポ
リシリコン内により深く注入することは困難である。
【００１３】例えばドーパント（特にボロン）はイオン
注入プロセス中にポリシリコン内に貫通し、その下のシ
リコン領域内に移動するかあるいはチャネリング現象と
して公知のポリシリコンのある結晶方向に沿って移動し
てしまう。（これら両方のメカニズムはペネトレーショ
ンと称する。）シリコン製基板のチャネル領域内にボロ
ンが存在することによりしきい値電圧に悪影響を及ぼ
す。かくして注入（implantation）は、ペネトレーショ
ン（penetration） を低減するのに十分な程度低いエネ
ルギでもって行われる。しかし注入エネルギが低いと、
濃度プロファイルは上記した問題を回避するのに十分な
程度深くはない。
注入プロセス中にポリシリコン内に貫通し、その下のシ
リコン領域内に移動するかあるいはチャネリング現象と
して公知のポリシリコンのある結晶方向に沿って移動し
てしまう。（これら両方のメカニズムはペネトレーショ
ンと称する。）シリコン製基板のチャネル領域内にボロ
ンが存在することによりしきい値電圧に悪影響を及ぼ
す。かくして注入（implantation）は、ペネトレーショ
ン（penetration） を低減するのに十分な程度低いエネ
ルギでもって行われる。しかし注入エネルギが低いと、
濃度プロファイルは上記した問題を回避するのに十分な
程度深くはない。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、小型化された二重ゲートＣＭＯＳデバイスにおい
て、比較的深いあるドーパントの濃度プロファイルを与
え、クロスドーピングによる問題を解決する半導体の製
造方法を提供することである。
的は、小型化された二重ゲートＣＭＯＳデバイスにおい
て、比較的深いあるドーパントの濃度プロファイルを与
え、クロスドーピングによる問題を解決する半導体の製
造方法を提供することである。
【００１５】
【課題を解決するための手段】本発明の一実施例によれ
ば、本発明のデバイスは、シリコン基板のｐ型領域とｎ
型領域の上に形成されたゲート誘電体材料領域の上に第
１の比較的薄い（例、３００〜１０００Å（オングスト
ロームは、以下Åで表す））アモルファスシリコン領域
を形成することにより用意される。この場合ポリシリコ
ンを使用することも可能である。（ここで「アモルファ
ス」とは、広い範囲に亘って無秩序状態であることを意
味する。）
ば、本発明のデバイスは、シリコン基板のｐ型領域とｎ
型領域の上に形成されたゲート誘電体材料領域の上に第
１の比較的薄い（例、３００〜１０００Å（オングスト
ロームは、以下Åで表す））アモルファスシリコン領域
を形成することにより用意される。この場合ポリシリコ
ンを使用することも可能である。（ここで「アモルファ
ス」とは、広い範囲に亘って無秩序状態であることを意
味する。）
【００１６】ｎ型ドーパントを基板のｐ型領域の上の第
１のアモルファスシリコン領域の第１部分に注入する。
このｎ型ドーパントは、ドーパントの大部分が第１のア
モルファスシリコン領域内に存在するようにそして下の
誘電体領域基板内に貫通しないように（penetrate） 注
入するのが好ましい。ここで「大部分が貫通しない」と
は、注入されたドーパントの最大０．００１％以下しか
注入プロセス中にその下の誘電体層あるいは基板内に貫
通しないことを意味する。
１のアモルファスシリコン領域の第１部分に注入する。
このｎ型ドーパントは、ドーパントの大部分が第１のア
モルファスシリコン領域内に存在するようにそして下の
誘電体領域基板内に貫通しないように（penetrate） 注
入するのが好ましい。ここで「大部分が貫通しない」と
は、注入されたドーパントの最大０．００１％以下しか
注入プロセス中にその下の誘電体層あるいは基板内に貫
通しないことを意味する。
【００１７】このような結果は、例えばＡｓは２〜３０
ｋｅＶで、Ｐは１〜２０ｋｅＶで注入するような低エネ
ルギイオン注入方法により達成される。その後ｐ型ドー
パントを基板のｎ型領域の上の第１のアモルファスシリ
コン領域の第２領域に注入する。ここで再び大部分のｐ
型ドーパント種は第１のアモルファスシリコン領域内に
留まるのが好ましい。このような結果は、ボロンを０．
２５〜５ｋｅＶのような低エネルギ注入法を用いて注入
することにより同様に達成できる。
ｋｅＶで、Ｐは１〜２０ｋｅＶで注入するような低エネ
ルギイオン注入方法により達成される。その後ｐ型ドー
パントを基板のｎ型領域の上の第１のアモルファスシリ
コン領域の第２領域に注入する。ここで再び大部分のｐ
型ドーパント種は第１のアモルファスシリコン領域内に
留まるのが好ましい。このような結果は、ボロンを０．
２５〜５ｋｅＶのような低エネルギ注入法を用いて注入
することにより同様に達成できる。
【００１８】所望のドーパントが第１シリコン領域に注
入されると、第２のアモルファスシリコン（またはポリ
シリコン）領域が第１シリコン領域の上に形成され、注
入されたドーパントを埋設する。一般的に耐火金属珪化
物層が、第２アモルファスシリコン領域の上に形成され
る。その後、このデバイスが従来公知の方法によりこの
構造体の上に形成される。この埋設注入層の形成がドー
パントの埋設された特徴により珪化物を貫くようなクロ
スドーピングを阻止する点で重要である。
入されると、第２のアモルファスシリコン（またはポリ
シリコン）領域が第１シリコン領域の上に形成され、注
入されたドーパントを埋設する。一般的に耐火金属珪化
物層が、第２アモルファスシリコン領域の上に形成され
る。その後、このデバイスが従来公知の方法によりこの
構造体の上に形成される。この埋設注入層の形成がドー
パントの埋設された特徴により珪化物を貫くようなクロ
スドーピングを阻止する点で重要である。
【００１９】例えば逆に、このような好ましくないクロ
スドーピングを発生させるためには、ドーパントは、第
１のアモルファスシリコン領域のｐ型ドープ領域から第
２のアモルファスシリコン領域を貫通し、さらに耐火金
属製珪化物層内に入り、さらにこの耐火金属製珪化物層
内を横方向に拡散して反対極性でドーピングされたアモ
ルファスシリコンの上の領域に入り、さらにまた第２ア
モルファスシリコン領域を通って第１アモルファスシリ
コンの反対極性にドーピングされた領域内に拡散し、そ
して第１アモルファスシリコン領域を通って下のゲート
誘電体層に沿った領域に移動しなければならない。
スドーピングを発生させるためには、ドーパントは、第
１のアモルファスシリコン領域のｐ型ドープ領域から第
２のアモルファスシリコン領域を貫通し、さらに耐火金
属製珪化物層内に入り、さらにこの耐火金属製珪化物層
内を横方向に拡散して反対極性でドーピングされたアモ
ルファスシリコンの上の領域に入り、さらにまた第２ア
モルファスシリコン領域を通って第１アモルファスシリ
コンの反対極性にドーピングされた領域内に拡散し、そ
して第１アモルファスシリコン領域を通って下のゲート
誘電体層に沿った領域に移動しなければならない。
【００２０】さらにまたドーパントは、ゲート誘電体の
上に形成された比較的薄い層内に注入されるため、ゲー
ト誘電体のへの拡散距離は比較的短い。かくして、ドー
パントは、シリコン内の横方向への拡散あるいはチャネ
ル内での低減なしにゲート誘電体に隣接する領域に拡散
することができる。同様に本発明のプロセスによれば、
ゲート誘電体の近傍に比較的高濃度のドーパントを提供
でき、これにより薄いゲート誘電体の使用が可能とな
る。さらにまたドーパントが埋設されたことにより、
珪化物形成プロセスによるドーパントの干渉が少なくな
る。
上に形成された比較的薄い層内に注入されるため、ゲー
ト誘電体のへの拡散距離は比較的短い。かくして、ドー
パントは、シリコン内の横方向への拡散あるいはチャネ
ル内での低減なしにゲート誘電体に隣接する領域に拡散
することができる。同様に本発明のプロセスによれば、
ゲート誘電体の近傍に比較的高濃度のドーパントを提供
でき、これにより薄いゲート誘電体の使用が可能とな
る。さらにまたドーパントが埋設されたことにより、
珪化物形成プロセスによるドーパントの干渉が少なくな
る。
【００２１】ある環境下では、この第２シリコン領域を
省略して耐火金属珪化物層を第１シリコン領域の上に形
成し、その後この珪化物層に窒素を注入することも可能
である。この窒素が、通常ｐ型ドーパントであるボロン
を珪化物領域内に閉じ込め、これによりデバイス内のボ
ロンのクロスドーピングを低減できる。ｐ型ドーパント
によるクロスドーピングは、ボロンによるクロスドーピ
ングよりもはるかに問題が少ないが、その理由は、ボロ
ンは小さいために大部分のｎ型ドーパントに比較して拡
散が容易だからである。
省略して耐火金属珪化物層を第１シリコン領域の上に形
成し、その後この珪化物層に窒素を注入することも可能
である。この窒素が、通常ｐ型ドーパントであるボロン
を珪化物領域内に閉じ込め、これによりデバイス内のボ
ロンのクロスドーピングを低減できる。ｐ型ドーパント
によるクロスドーピングは、ボロンによるクロスドーピ
ングよりもはるかに問題が少ないが、その理由は、ボロ
ンは小さいために大部分のｎ型ドーパントに比較して拡
散が容易だからである。
【００２２】かくして、窒素はボロンだけを捕獲し、ｎ
型ドーパントは捕獲しないものと考えられているが、窒
素は従来のプロセスに比較してクロスドーピングを低減
させる。かくして、クロスドーピングを所望の程度に制
御するために、第２のシリコン領域および／または窒素
含有珪化物層を用いることが可能である。
型ドーパントは捕獲しないものと考えられているが、窒
素は従来のプロセスに比較してクロスドーピングを低減
させる。かくして、クロスドーピングを所望の程度に制
御するために、第２のシリコン領域および／または窒素
含有珪化物層を用いることが可能である。
【００２３】本発明のプロセスは、ウェハを９００℃か
ら１０５０℃で、約２秒から１０秒の間加熱するような
急速熱アニール（rapid thermal anneal）を含む。（こ
こで、急速熱アニールは、ハイパワーの水晶フィラメン
トのような熱源を用いて１００〜２００℃／秒のような
急速な温度上昇を与える、ここで測定した温度とはシリ
コンウェハの温度であることを意味する。）この急速熱
アニールは、素子のドープ領域内のドーパントの好まし
い分布を達成するため、およびドーパントを活性化させ
るために有効である。
ら１０５０℃で、約２秒から１０秒の間加熱するような
急速熱アニール（rapid thermal anneal）を含む。（こ
こで、急速熱アニールは、ハイパワーの水晶フィラメン
トのような熱源を用いて１００〜２００℃／秒のような
急速な温度上昇を与える、ここで測定した温度とはシリ
コンウェハの温度であることを意味する。）この急速熱
アニールは、素子のドープ領域内のドーパントの好まし
い分布を達成するため、およびドーパントを活性化させ
るために有効である。
【００２４】（「活性化させる」とは、ドーパントがシ
リコン格子内の独自のサイトに移動する（シリコン格子
内の間にあるシリコン原子を置換する）ことにより、電
気的に活性状態になることを意味する。）この急速熱ア
ニールの短い時間の処理が特に小型の素子に対して好ま
しいが、その理由は、ゲート領域とチャネル領域内の横
方向の拡散およびゲート誘電体層を貫通するドーパント
の拡散が低減されるからである。
リコン格子内の独自のサイトに移動する（シリコン格子
内の間にあるシリコン原子を置換する）ことにより、電
気的に活性状態になることを意味する。）この急速熱ア
ニールの短い時間の処理が特に小型の素子に対して好ま
しいが、その理由は、ゲート領域とチャネル領域内の横
方向の拡散およびゲート誘電体層を貫通するドーパント
の拡散が低減されるからである。
【００２５】かくして本発明のプロセスは、ドーパント
が埋め込まれたことにより、好ましくないクロスドーピ
ングを低減でき、かつ好ましいドーパントの分布を与え
ることができる。
が埋め込まれたことにより、好ましくないクロスドーピ
ングを低減でき、かつ好ましいドーパントの分布を与え
ることができる。
【００２６】
【発明の実施の形態】本発明は二重ゲートＣＭＯＳデバ
イスの製造プロセスに関する。このデバイスの製造に関
する一般的な原理および標準的な手順は、例えば、Van
Zant著の“Microchip Fabrication,”3d Ed., McGraw-H
ill, 1997 に記載されている。将来のプロセス技術で
は、例えば本発明のプロセスにおけるより薄い層および
より低い注入エネルギを用いることができ、そして本発
明の概念はこのような将来の改善にも適用できる。
イスの製造プロセスに関する。このデバイスの製造に関
する一般的な原理および標準的な手順は、例えば、Van
Zant著の“Microchip Fabrication,”3d Ed., McGraw-H
ill, 1997 に記載されている。将来のプロセス技術で
は、例えば本発明のプロセスにおけるより薄い層および
より低い注入エネルギを用いることができ、そして本発
明の概念はこのような将来の改善にも適用できる。
【００２７】本発明のプロセスを図１の（Ａ）から
（Ｄ）に示した実施例を用いて説明する。ｎ型領域１２
とｐ型領域１４を有する半導体基板１０を用意する、あ
るいは形成することにより本発明のデバイスが形成され
る。これらの領域は、従来公知の標準的なプロセス技
術、例えば、米国特許第４，４３５，５９６号に開示さ
れたような方法により形成することができる。
（Ｄ）に示した実施例を用いて説明する。ｎ型領域１２
とｐ型領域１４を有する半導体基板１０を用意する、あ
るいは形成することにより本発明のデバイスが形成され
る。これらの領域は、従来公知の標準的なプロセス技
術、例えば、米国特許第４，４３５，５９６号に開示さ
れたような方法により形成することができる。
【００２８】フィールド誘電体領域１６が基板の上に形
成され、ｎ型領域１２とｐ型領域１４とを分離してい
る。フィールド誘電体領域１６は、例えば表面絶縁
（例、ＬＯＣＯＳ−localized oxidation of silicon）
あるいはトレンチ絶縁（例、ＳＴＩ−shallow trench i
solation）を構成する。通常、フィールド誘電体領域１
６はＬＯＣＯＳ絶縁で２００から３００Å（オングスト
ローム、以下同じ）の厚さを有する。
成され、ｎ型領域１２とｐ型領域１４とを分離してい
る。フィールド誘電体領域１６は、例えば表面絶縁
（例、ＬＯＣＯＳ−localized oxidation of silicon）
あるいはトレンチ絶縁（例、ＳＴＩ−shallow trench i
solation）を構成する。通常、フィールド誘電体領域１
６はＬＯＣＯＳ絶縁で２００から３００Å（オングスト
ローム、以下同じ）の厚さを有する。
【００２９】ゲート誘電体領域１８（これは通常二酸化
シリコン製である）が、ｎ型領域１２の一部とｐ型領域
１４の一部の上でかつフィールド誘電体領域１６により
覆われてない部分の上に形成される。このゲート誘電体
領域１８は、標準的なプロセス技術により形成される
が、二酸化シリコンで形成される場合にはその厚さは１
０から１００Åが好ましい。フィールド誘電体領域１６
とゲート誘電体領域１８の組み合わせを誘電体材料領域
を構成するものとして考えることもできる。
シリコン製である）が、ｎ型領域１２の一部とｐ型領域
１４の一部の上でかつフィールド誘電体領域１６により
覆われてない部分の上に形成される。このゲート誘電体
領域１８は、標準的なプロセス技術により形成される
が、二酸化シリコンで形成される場合にはその厚さは１
０から１００Åが好ましい。フィールド誘電体領域１６
とゲート誘電体領域１８の組み合わせを誘電体材料領域
を構成するものとして考えることもできる。
【００３０】図１（Ａ）に示すように、第１アモルファ
スシリコン領域２０がその後フィールド誘電体領域１６
とゲート誘電体領域１８の上に形成される。この場合、
ポリシリコンを用いることも可能である。アモルファス
シリコンはチャネリング現象を低減させ、その結果より
薄い層が使用できる点で好ましい。第１アモルファスシ
リコン領域２０の厚さは、３００から１０００Åであ
る。この第１アモルファスシリコン領域２０は、従来公
知の標準のプロセス技術例えばＣＶＤ（前記のVan Zant
著の１２章）に記載されている。
スシリコン領域２０がその後フィールド誘電体領域１６
とゲート誘電体領域１８の上に形成される。この場合、
ポリシリコンを用いることも可能である。アモルファス
シリコンはチャネリング現象を低減させ、その結果より
薄い層が使用できる点で好ましい。第１アモルファスシ
リコン領域２０の厚さは、３００から１０００Åであ
る。この第１アモルファスシリコン領域２０は、従来公
知の標準のプロセス技術例えばＣＶＤ（前記のVan Zant
著の１２章）に記載されている。
【００３１】図１（Ｂ）に示すように、マスク３０をそ
の後第１アモルファスシリコン領域２０の上に標準のリ
ソグラフ技術を用いて形成する。このマスク３０は、半
導体基板１０のｐ型領域１４の上にある第１アモルファ
スシリコン領域２０の一部を露出する。ｎ型ドーパント
３２が第１アモルファスシリコン領域２０のこの露出部
分に注入される。適当なｎ型ドーパントは砒素とリンで
ある。
の後第１アモルファスシリコン領域２０の上に標準のリ
ソグラフ技術を用いて形成する。このマスク３０は、半
導体基板１０のｐ型領域１４の上にある第１アモルファ
スシリコン領域２０の一部を露出する。ｎ型ドーパント
３２が第１アモルファスシリコン領域２０のこの露出部
分に注入される。適当なｎ型ドーパントは砒素とリンで
ある。
【００３２】この注入は、貫通（penetration） を低減
させるようなエネルギでもってイオン注入を行うことに
より実行される。砒素の好ましい注入エネルギは２〜３
０ｋｅＶで、リンは１〜２０ｋｅＶである。砒素の有効
なドーパント注入ドーズ量は、１．５×１０15〜５×１
０15ドーパント／ｃｍ2 であり、リンは３×１０15〜８
×１０15ドーパント／ｃｍ2 である。このようなエネル
ギ量とドーズ量では、注入時間は数秒から数分（例、５
分）の間で行われる。
させるようなエネルギでもってイオン注入を行うことに
より実行される。砒素の好ましい注入エネルギは２〜３
０ｋｅＶで、リンは１〜２０ｋｅＶである。砒素の有効
なドーパント注入ドーズ量は、１．５×１０15〜５×１
０15ドーパント／ｃｍ2 であり、リンは３×１０15〜８
×１０15ドーパント／ｃｍ2 である。このようなエネル
ギ量とドーズ量では、注入時間は数秒から数分（例、５
分）の間で行われる。
【００３３】その後、マスク３０が除去される。再び標
準的なリソグラフ技術を用いて、今度は逆に、第２のマ
スク４０が図１（Ｃ）に示すように第１アモルファスシ
リコン領域２０の上に形成される。この第２マスク４０
は、半導体基板１０のｎ型領域１２の上にある第１アモ
ルファスシリコン領域２０の一部を露出する。ｐ型ドー
パント４２が第１アモルファスシリコン領域２０のこの
露出領域に注入される。適切なｐ型ドーパントはボロン
である。
準的なリソグラフ技術を用いて、今度は逆に、第２のマ
スク４０が図１（Ｃ）に示すように第１アモルファスシ
リコン領域２０の上に形成される。この第２マスク４０
は、半導体基板１０のｎ型領域１２の上にある第１アモ
ルファスシリコン領域２０の一部を露出する。ｐ型ドー
パント４２が第１アモルファスシリコン領域２０のこの
露出領域に注入される。適切なｐ型ドーパントはボロン
である。
【００３４】このｐ型ドーパントの注入は、貫通を低減
させるようなエネルギでもってイオン注入を行うことに
より実行される。ボロンの好ましい注入エネルギは０．
２５〜５ｋｅＶで、そのドーパントドーズ量は１．５×
１０15〜４×１０15ドーパント／ｃｍ2 である。このよ
うなエネルギ量とドーズ量は、注入時間は数秒から数分
（例、５分）の間で行われる。ボロンは、ｎ型ドーパン
トよりもより長い注入時間が必要である。
させるようなエネルギでもってイオン注入を行うことに
より実行される。ボロンの好ましい注入エネルギは０．
２５〜５ｋｅＶで、そのドーパントドーズ量は１．５×
１０15〜４×１０15ドーパント／ｃｍ2 である。このよ
うなエネルギ量とドーズ量は、注入時間は数秒から数分
（例、５分）の間で行われる。ボロンは、ｎ型ドーパン
トよりもより長い注入時間が必要である。
【００３５】ｎ型ドーパントとｐ型ドーパントの両方の
注入エネルギとドーパントのドーズ量とは、第１アモル
ファスシリコン領域２０の厚さに一部依存する。一般的
により厚い層においては、より高い注入エネルギとドー
ズ量を用いても貫通を引き起こすことがない。
注入エネルギとドーパントのドーズ量とは、第１アモル
ファスシリコン領域２０の厚さに一部依存する。一般的
により厚い層においては、より高い注入エネルギとドー
ズ量を用いても貫通を引き起こすことがない。
【００３６】その後マスク４０を除去し（図１
（Ｄ））、第２のアモルファスシリコン領域５０を第１
アモルファスシリコン領域２０の上に形成する。この場
合、ポリシリコンを使用することも可能である。しか
し、アモルファスシリコンを使用する利点は、ドーパン
トの拡散は堆積したポリシリコン内よりも再結晶化した
アモルファスシリコン内の方が一般的に遅いためであ
る。第２アモルファスシリコン領域５０の厚さは２００
〜１０００Åが好ましい。この第２アモルファスシリコ
ン領域５０は、例えばＣＶＤのような当業者に公知の標
準のプロセス技術を用いて形成できる。
（Ｄ））、第２のアモルファスシリコン領域５０を第１
アモルファスシリコン領域２０の上に形成する。この場
合、ポリシリコンを使用することも可能である。しか
し、アモルファスシリコンを使用する利点は、ドーパン
トの拡散は堆積したポリシリコン内よりも再結晶化した
アモルファスシリコン内の方が一般的に遅いためであ
る。第２アモルファスシリコン領域５０の厚さは２００
〜１０００Åが好ましい。この第２アモルファスシリコ
ン領域５０は、例えばＣＶＤのような当業者に公知の標
準のプロセス技術を用いて形成できる。
【００３７】選択的事項として、耐火金属珪化物層５２
が第２アモルファスシリコン領域５０の上にスパッタリ
ングあるいはＣＶＤのような公知のプロセス技術を用い
て形成される。このような耐火金属珪化物の例は、タン
グステン珪化物，タンタル珪化物，コバルト珪化物であ
る。耐火金属珪化物層５２の厚さは８００〜２０００Å
が好ましい。本発明のプロセスでは、窒素をこの耐火金
属珪化物層内に注入するステップを含むのが好ましい。
が第２アモルファスシリコン領域５０の上にスパッタリ
ングあるいはＣＶＤのような公知のプロセス技術を用い
て形成される。このような耐火金属珪化物の例は、タン
グステン珪化物，タンタル珪化物，コバルト珪化物であ
る。耐火金属珪化物層５２の厚さは８００〜２０００Å
が好ましい。本発明のプロセスでは、窒素をこの耐火金
属珪化物層内に注入するステップを含むのが好ましい。
【００３８】窒素をイオン注入する際においては、その
好ましい注入エネルギは１０〜５０ｋｅＶ（厚さに依存
する）で、さらに好ましくは３０ｋｅＶで、ドーパント
の注入ドーズ量は１×１０15〜２×１０15原子／ｃｍ2
である。この窒素は珪化物層内でボロン原子を捕獲し、
その結果ボロンの側面方向の拡散とクロスドーピングを
低減できる。
好ましい注入エネルギは１０〜５０ｋｅＶ（厚さに依存
する）で、さらに好ましくは３０ｋｅＶで、ドーパント
の注入ドーズ量は１×１０15〜２×１０15原子／ｃｍ2
である。この窒素は珪化物層内でボロン原子を捕獲し、
その結果ボロンの側面方向の拡散とクロスドーピングを
低減できる。
【００３９】前述したように、ある状況下においては、
この第２のシリコン領域５０を省略してその代わりに第
１のシリコン領域（オプションとして第２シリコン領域
が存在しない場合には、この厚さは１５００Åが好まし
い）の上に耐火金属珪化物層５２を形成し、この珪化物
層に窒素を注入することも可能である。具体的に説明す
ると、ある種のアプリケーションにおいては、この珪化
物層内に導入された窒素は、クロスドーピングをある許
容可能なレベルまで低減できる。別のアプリケーション
においては、特にデバイス内のスペースが減少するよう
なアプリケーションにおいては、珪化物層内と第２シリ
コン領域内の両方の窒素がデバイスの許容可能な特性を
与えるために好ましい。
この第２のシリコン領域５０を省略してその代わりに第
１のシリコン領域（オプションとして第２シリコン領域
が存在しない場合には、この厚さは１５００Åが好まし
い）の上に耐火金属珪化物層５２を形成し、この珪化物
層に窒素を注入することも可能である。具体的に説明す
ると、ある種のアプリケーションにおいては、この珪化
物層内に導入された窒素は、クロスドーピングをある許
容可能なレベルまで低減できる。別のアプリケーション
においては、特にデバイス内のスペースが減少するよう
なアプリケーションにおいては、珪化物層内と第２シリ
コン領域内の両方の窒素がデバイスの許容可能な特性を
与えるために好ましい。
【００４０】シリサイドプロセスは、サリサイドプロセ
ス（salicide process）により形成することも可能であ
る。耐火金属珪化物層以外の金属層を用いることも可能
である。
ス（salicide process）により形成することも可能であ
る。耐火金属珪化物層以外の金属層を用いることも可能
である。
【００４１】好ましくは、アニール処理を第２アモルフ
ァスシリコン領域５０の形成の後に実行して、第２アモ
ルファスシリコン領域５０と第１アモルファスシリコン
領域２０を再結晶化する、即ち、これらの領域５０，２
０をポリシリコンに変換するのが好ましい。第２アモル
ファスシリコン領域５０を形成した後アニール処理をす
ること、あるいは耐火金属珪化物層５２を形成した後ア
ニール処理をすること、あるいは耐火金属珪化物層５２
に窒素を注入した後アニール処理をすることも可能であ
る。このアニール処理は、温度が５８０℃〜６５０℃
で、１〜５時間で、窒素雰囲気中で実行するのが好まし
い。さらに好ましいアニール処理は、６５０℃で３時間
窒素雰囲気中で実行する。
ァスシリコン領域５０の形成の後に実行して、第２アモ
ルファスシリコン領域５０と第１アモルファスシリコン
領域２０を再結晶化する、即ち、これらの領域５０，２
０をポリシリコンに変換するのが好ましい。第２アモル
ファスシリコン領域５０を形成した後アニール処理をす
ること、あるいは耐火金属珪化物層５２を形成した後ア
ニール処理をすること、あるいは耐火金属珪化物層５２
に窒素を注入した後アニール処理をすることも可能であ
る。このアニール処理は、温度が５８０℃〜６５０℃
で、１〜５時間で、窒素雰囲気中で実行するのが好まし
い。さらに好ましいアニール処理は、６５０℃で３時間
窒素雰囲気中で実行する。
【００４２】このようにして得られた構造体をその後、
さらに処理をして基板のｎ型領域とｐ型領域の上にゲー
ト積層体を形成する。好ましくはこのような処理ステッ
プは、ゲート積層体の形成した後、急速熱アニールを含
む。この急速熱アニールは、ウェハが２〜１０秒の間に
９００〜１０５０℃の温度に急激に上昇させるような方
法で行われる。さらに好ましくはウェハは、５秒間に１
０００℃の温度まで上昇させる。この急速熱アニール
は、デバイスのドープ領域内にドーパントの好ましい分
布を達成するために、かつドーパントを活性化するため
に好ましい。
さらに処理をして基板のｎ型領域とｐ型領域の上にゲー
ト積層体を形成する。好ましくはこのような処理ステッ
プは、ゲート積層体の形成した後、急速熱アニールを含
む。この急速熱アニールは、ウェハが２〜１０秒の間に
９００〜１０５０℃の温度に急激に上昇させるような方
法で行われる。さらに好ましくはウェハは、５秒間に１
０００℃の温度まで上昇させる。この急速熱アニール
は、デバイスのドープ領域内にドーパントの好ましい分
布を達成するために、かつドーパントを活性化するため
に好ましい。
【００４３】耐火金属珪化物層５２の形成と注入の後の
一般的なプロセスは、次の通りである。 − ゲートハードマスクを堆積する。このマスクは、例
えば、テトラエチルオルトシリケート（tetraethyl ort
hosilicate−ＰＥＴＥＯＳ）のプラズマ強化堆積により
堆積された酸化シリコン、またはプラズマ強化（ＰＥＣ
ＶＤ）により形成された窒化物層またはスピンオンガラ
ス（ＳＯＧ）層から形成される。
一般的なプロセスは、次の通りである。 − ゲートハードマスクを堆積する。このマスクは、例
えば、テトラエチルオルトシリケート（tetraethyl ort
hosilicate−ＰＥＴＥＯＳ）のプラズマ強化堆積により
堆積された酸化シリコン、またはプラズマ強化（ＰＥＣ
ＶＤ）により形成された窒化物層またはスピンオンガラ
ス（ＳＯＧ）層から形成される。
【００４４】− ゲートフォトレジストを形成して、ゲ
ートハードマスクの選択的エッチングと、ハードマスク
のエッチングと、フォトレジストの除去を行う。 − 耐火金属珪化物層５２と第１アモルファスシリコン
領域２０，第２アモルファスシリコン領域５０のエッチ
ング。 − 低ドープドレイン領域（ＬＤＤ）の形成と、このＬ
ＤＤへの注入を行うためのフォトレジストの形成と、そ
の後のこのフォトレジストの除去を行う。
ートハードマスクの選択的エッチングと、ハードマスク
のエッチングと、フォトレジストの除去を行う。 − 耐火金属珪化物層５２と第１アモルファスシリコン
領域２０，第２アモルファスシリコン領域５０のエッチ
ング。 − 低ドープドレイン領域（ＬＤＤ）の形成と、このＬ
ＤＤへの注入を行うためのフォトレジストの形成と、そ
の後のこのフォトレジストの除去を行う。
【００４５】− ゲートスペーサの形成用に例えばＰＥ
ＴＥＯＳによる酸化シリコンのような誘電体層の形成
と、この誘電体層のアニールとスペーサのエッチングを
行う。 − ｎ型ソースとドレインの形成と、このｎ型ソースと
ドレインのイオン注入を行うためのフォトレジストの形
成と、そしてこのフォトレジストの除去を行う。 − ｐ型ソースとドレインの形成と、このｐ型ソースと
ドレインのイオン注入を行うためのフォトレジストの形
成と、そしてこのフォトレジストの除去を行う。
ＴＥＯＳによる酸化シリコンのような誘電体層の形成
と、この誘電体層のアニールとスペーサのエッチングを
行う。 − ｎ型ソースとドレインの形成と、このｎ型ソースと
ドレインのイオン注入を行うためのフォトレジストの形
成と、そしてこのフォトレジストの除去を行う。 − ｐ型ソースとドレインの形成と、このｐ型ソースと
ドレインのイオン注入を行うためのフォトレジストの形
成と、そしてこのフォトレジストの除去を行う。
【００４６】この急速熱アニールは、ｐ型ソースとドレ
インの形成（implantation）の後行うのが好ましい。サ
リサイドプロセスを用いる場合には、このプロセスはｎ
型とｐ型のソースとドレインの形成の後行われ、そして
この急速熱アニールはポリシリコンゲート構造体上に耐
火金属を堆積する前に行われる。
インの形成（implantation）の後行うのが好ましい。サ
リサイドプロセスを用いる場合には、このプロセスはｎ
型とｐ型のソースとドレインの形成の後行われ、そして
この急速熱アニールはポリシリコンゲート構造体上に耐
火金属を堆積する前に行われる。
【００４７】次に本発明の具体的実施例を以下に示す。実施例１ シリコンウェハを従来公知の方法により処理して薄くド
ープしたｎ型領域とｐ型領域を有するシリコン基板を形
成した。２０００Å厚のＬＯＣＯＳフィールド酸化物領
域をドライ／ウェット／ドライ酸化により基板の選択し
た領域上に成長させてｎ型領域とｐ型領域を絶縁した。
ープしたｎ型領域とｐ型領域を有するシリコン基板を形
成した。２０００Å厚のＬＯＣＯＳフィールド酸化物領
域をドライ／ウェット／ドライ酸化により基板の選択し
た領域上に成長させてｎ型領域とｐ型領域を絶縁した。
【００４８】６０Å厚さのシリコン酸素窒化物製のゲー
ト誘電体層をＬＯＣＯＳ領域によりカバーされていない
シリコンの部分の領域の上に８５０℃のＮ2Ｏ における
熱酸化により形成した。５００Å厚のアモルファスシリ
コン層を低圧ＣＶＤによりフィールド層とゲート誘電体
層の上に形成した。標準的な手法によりフォトレジスト
層をシリコンの上に形成し、基板の薄くドープしたｐ型
領域の上のシリコンの一部を露出させた。その後この露
出した部分を８ｋｅＶと２．５×１０15原子／ｃｍ2 の
ドーズ量でもって砒素を注入した。
ト誘電体層をＬＯＣＯＳ領域によりカバーされていない
シリコンの部分の領域の上に８５０℃のＮ2Ｏ における
熱酸化により形成した。５００Å厚のアモルファスシリ
コン層を低圧ＣＶＤによりフィールド層とゲート誘電体
層の上に形成した。標準的な手法によりフォトレジスト
層をシリコンの上に形成し、基板の薄くドープしたｐ型
領域の上のシリコンの一部を露出させた。その後この露
出した部分を８ｋｅＶと２．５×１０15原子／ｃｍ2 の
ドーズ量でもって砒素を注入した。
【００４９】フォトレジストを除去し、第２のフォトレ
ジスト層を形成して、基板の薄くドープしたｎ型領域の
上のシリコン領域の部分を露出させた。その後この露出
した部分を２ｋｅＶと２×１０15原子／ｃｍ2 のドーズ
量でもってボロンを注入した。ＳＩＭＳ（secondary io
n mass spectroscopy ・二次イオン質量分光計）により
測定した砒素の注入プロファイルを図２に示し、ボロン
のＳＩＭＳ注入プロファイルを図３に示す。
ジスト層を形成して、基板の薄くドープしたｎ型領域の
上のシリコン領域の部分を露出させた。その後この露出
した部分を２ｋｅＶと２×１０15原子／ｃｍ2 のドーズ
量でもってボロンを注入した。ＳＩＭＳ（secondary io
n mass spectroscopy ・二次イオン質量分光計）により
測定した砒素の注入プロファイルを図２に示し、ボロン
のＳＩＭＳ注入プロファイルを図３に示す。
【００５０】（同一の実施例において、砒素の代わりに
５ｋｅＶのエネルギ量と４×１０15原子／ｃｍ2 のドー
ズ量のリンの注入プロファイルを図４に示す。）
５ｋｅＶのエネルギ量と４×１０15原子／ｃｍ2 のドー
ズ量のリンの注入プロファイルを図４に示す。）
【００５１】実施例２ シリコンウェハを砒素とボロンのドーパントを用いて実
施例１のステップにしたがって処理した。インプランテ
ーション（implantation）の後、５００Åの厚さを有す
る第２アモルファスシリコン領域を低圧ＣＶＤにより形
成した。アニール処理を窒素雰囲気中で６５０℃で３時
間実行し、その後アモルファスシリコンを結晶化した。
このアニール処理の後、１０００Å厚のタングステン珪
化物層をスパッタリングにより第２アモルファスシリコ
ン領域の上に形成し、窒素をこの珪化物層内に３０ｋｅ
Ｖと１×１０15原子／ｃｍ2 のドーズ量でもって注入し
た。
施例１のステップにしたがって処理した。インプランテ
ーション（implantation）の後、５００Åの厚さを有す
る第２アモルファスシリコン領域を低圧ＣＶＤにより形
成した。アニール処理を窒素雰囲気中で６５０℃で３時
間実行し、その後アモルファスシリコンを結晶化した。
このアニール処理の後、１０００Å厚のタングステン珪
化物層をスパッタリングにより第２アモルファスシリコ
ン領域の上に形成し、窒素をこの珪化物層内に３０ｋｅ
Ｖと１×１０15原子／ｃｍ2 のドーズ量でもって注入し
た。
【００５２】上記した標準的なプロセスにより、ゲート
積層体を形成した。具体的に説明すると、１５００Å厚
の二酸化シリコン製のハードマスクを珪化物層の上にＰ
ＥＴＥＯＳにより形成し、このハードマスクをエッチン
グし、そしてこの珪化物領域とシリコン領域をエッチン
グし、砒素の低ドープドレイン領域を形成し、二酸化シ
リコンをゲートスペーサ用に形成してこのスペーサをエ
ッチングし、アニール処理を酸素雰囲気中で７５０℃で
３０分間実行して二酸化シリコン製スペーサを緻密化
し、ｎ型のドレインとソースを形成し、ｐ型のドレイン
とソースを形成した。
積層体を形成した。具体的に説明すると、１５００Å厚
の二酸化シリコン製のハードマスクを珪化物層の上にＰ
ＥＴＥＯＳにより形成し、このハードマスクをエッチン
グし、そしてこの珪化物領域とシリコン領域をエッチン
グし、砒素の低ドープドレイン領域を形成し、二酸化シ
リコンをゲートスペーサ用に形成してこのスペーサをエ
ッチングし、アニール処理を酸素雰囲気中で７５０℃で
３０分間実行して二酸化シリコン製スペーサを緻密化
し、ｎ型のドレインとソースを形成し、ｐ型のドレイン
とソースを形成した。
【００５３】その後ウェハを急速熱アニール処理（ウェ
ハをハイパワーの水晶フィラメントを用いて５秒間で１
０００℃に加熱）した。図５，６は、砒素ドーパントと
ボロンドーパントのその後のＳＩＭＳプロファイルを示
す。図６はまた窒素プロファイルも示している。
ハをハイパワーの水晶フィラメントを用いて５秒間で１
０００℃に加熱）した。図５，６は、砒素ドーパントと
ボロンドーパントのその後のＳＩＭＳプロファイルを示
す。図６はまた窒素プロファイルも示している。
【００５４】図５において、砒素の注入ピークは、第１
アモルファスシリコンと第２アモルファスシリコンの両
方から形成されたポリシリコン領域（これは６５０℃の
アニールによりポリシリコンになったもの）の中央部に
ある。注入ピークからポリシリコン／ゲート酸化物のイ
ンタフェースへの拡散距離が短いために、このインタフ
ェースにおける砒素の濃度は高い（約２×１０20原子／
ｃｍ3） 。
アモルファスシリコンと第２アモルファスシリコンの両
方から形成されたポリシリコン領域（これは６５０℃の
アニールによりポリシリコンになったもの）の中央部に
ある。注入ピークからポリシリコン／ゲート酸化物のイ
ンタフェースへの拡散距離が短いために、このインタフ
ェースにおける砒素の濃度は高い（約２×１０20原子／
ｃｍ3） 。
【００５５】砒素の濃度はタングステン珪化物（ＷＳｉ
x） 層の方向に向かって減少し、その濃度はポリシリコ
ン／ゲート酸化物のインタフェースにおけるよりも一桁
低い。このように珪化物内の元素の数が少ないことは、
砒素の横方向の拡散とそれに伴うクロスドーピングが低
減できる点で好ましい。
x） 層の方向に向かって減少し、その濃度はポリシリコ
ン／ゲート酸化物のインタフェースにおけるよりも一桁
低い。このように珪化物内の元素の数が少ないことは、
砒素の横方向の拡散とそれに伴うクロスドーピングが低
減できる点で好ましい。
【００５６】図６も同様な結果を示している。ボロンの
濃度は、ポリシリコン／ゲート酸化物のインタフェース
で高く、珪化物層の方に向かって減少している。タング
ステン珪化物層内のボロンの濃度は、比較的高い。この
ボロンのノードプロファイルは、窒素プロファイルに応
答して、その結果窒素原子が珪化物層内にボロン原子を
捕獲し、それによりボロン原子の横方向の拡散とクロス
ドーピングを低減させている。
濃度は、ポリシリコン／ゲート酸化物のインタフェース
で高く、珪化物層の方に向かって減少している。タング
ステン珪化物層内のボロンの濃度は、比較的高い。この
ボロンのノードプロファイルは、窒素プロファイルに応
答して、その結果窒素原子が珪化物層内にボロン原子を
捕獲し、それによりボロン原子の横方向の拡散とクロス
ドーピングを低減させている。
【００５７】図５，６のドーパントの濃度の定量化は、
ＳｉＯ2 層では正確ではない。
ＳｉＯ2 層では正確ではない。
【図面の簡単な説明】
【図１】本発明の一実施例による各ステップを表す図
【図２】本発明の一実施例の方法によりアモルファスシ
リコン領域内に注入された砒素のドーパント分布プロフ
ァイルを表す図
リコン領域内に注入された砒素のドーパント分布プロフ
ァイルを表す図
【図３】本発明の一実施例の方法によりアモルファスシ
リコン領域内に注入されたボロンのドーパント分布プロ
ファイルを表す図
リコン領域内に注入されたボロンのドーパント分布プロ
ファイルを表す図
【図４】本発明の一実施例の方法によりアモルファスシ
リコン領域内に注入されたリンのドーパント分布プロフ
ァイルを表す図
リコン領域内に注入されたリンのドーパント分布プロフ
ァイルを表す図
【図５】本発明の一実施例の方法によりドーパント注入
プロセスの後、様々な処理ステップが実行された後の砒
素のドーパント分布プロファイルを表す図
プロセスの後、様々な処理ステップが実行された後の砒
素のドーパント分布プロファイルを表す図
【図６】本発明の一実施例の方法によりドーパント注入
プロセスの後、様々な処理ステップが実行された後の窒
素とボロンのドーパント分布プロファイルを表す図
プロセスの後、様々な処理ステップが実行された後の窒
素とボロンのドーパント分布プロファイルを表す図
【図７】二重ゲート構造を形成する従来プロセスを表す
図
図
１０ 半導体基板 １２ ｎ型領域 １４ ｐ型領域 １６ フィールド誘電体領域 １８ ゲート誘電体領域 ２０ 第１アモルファスシリコン領域 ３０ マスク ３２ ｎ型ドーパント ４０ 第２マスク ４２ ｐ型ドーパント ５０ 第２アモルファスシリコン領域 ５２ 耐火金属珪化物層 １００ シリコン製基板 １０２ ｎ型領域 １０４ ｐ型領域 １０６ フィールド誘電体領域 １０８ ゲート誘電体領域 １１０ ポリシリコン製領域 １１２ 耐火金属珪化物層
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (40)
- 【請求項１】 （Ａ） シリコン製基板（１０）の上に
誘電体領域（１８）を形成するステップと、 （Ｂ） 前記誘電体領域（１８）の上に第１のアモルフ
ァスシリコンまたはポリシリコンの領域（２０）を形成
するステップと、 （Ｃ） 前記第１のアモルファスシリコンまたはポリシ
リコン領域（２０）の上に１種類あるいは複数種類のド
ーパント（３２，４２）を注入するステップと、 （Ｄ） 前記（Ｃ）のステップの後、前記第１のアモル
ファスシリコンまたはポリシリコンの領域（２０）の上
に第２のアモルファスシリコンまたはポリシリコンの領
域（５０）を形成するステップとを有することを特徴と
するデバイスの製造方法。 - 【請求項２】 前記（Ｃ）のステップは、 第１のアモルファスシリコンまたはポリシリコン領域の
第１部分にｎ型ドーパント（３２）を注入するステップ
と、 前記第１のアモルファスシリコンまたはポリシリコン領
域の第２部分にｐ型ドーパント（４２）を注入するステ
ップとを含むことを特徴とする請求項１記載の方法。 - 【請求項３】 前記第１部分は、シリコン製基板のｐ型
領域（１４）の上にあり、 前記第２部分は、シリコン製基板のｎ型領域（１２）の
上にあることを特徴とする請求項２記載の方法。 - 【請求項４】 前記第１と第２のアモルファスシリコン
またはポリシリコン領域は、アモルファスシリコン製で
あることを特徴とする請求項１記載の方法。 - 【請求項５】 （Ｅ） 第２アモルファスシリコンまた
はポリシリコンの領域の少なくとも一部の上に耐火金属
珪化物層（５２）を形成するステップをさらに有するこ
とを特徴とする請求項１記載の方法。 - 【請求項６】 （Ｆ） 前記耐火金属珪化物層（５２）
内に窒素を導入するステップをさらに有することを特徴
とする請求項５記載の方法。 - 【請求項７】 窒素のイオン注入は、１０〜５０ｋｅＶ
とそのドーズ量が１×１０15〜２×１０15原子／ｃｍ2
で行われることを特徴とする請求項６記載の方法。 - 【請求項８】 （Ｇ） 前記（Ｄ）ステップの後、アニ
ール処理を行うステップをさらに有することを特徴とす
る請求項１記載の方法。 - 【請求項９】 前記アニール処理は、５８０〜６５０℃
の温度で１〜５時間の間行われることを特徴とする請求
項８記載の方法。 - 【請求項１０】 前記第１アモルファスシリコンまたは
ポリシリコン領域は（２０）、アモルファスシリコン製
であり、その厚さは３００〜１０００Åであることを特
徴とする請求項１記載の方法。 - 【請求項１１】 前記第２アモルファスシリコンまたは
ポリシリコン領域（５０）は、アモルファスシリコン製
であり、その厚さは２００〜１０００Åであることを特
徴とする請求項１記載の方法。 - 【請求項１２】 前記ｎ型ドーパントは、砒素とリンか
ら選択されたものであることを特徴とする請求項２記載
の方法。 - 【請求項１３】 前記ｐ型ドーパントは、ボロンである
ことを特徴とする請求項２記載の方法。 - 【請求項１４】 前記耐火金属珪化物（５２）は、タン
グステン珪化物とタンタル珪化物とコバルト珪化物から
選択されたものであることを特徴とする請求項５記載の
方法。 - 【請求項１５】 前記ｎ型ドーパントは、砒素であり、 前記砒素は、２〜３０ｋｅＶのイオン注入により注入さ
れることを特徴とする請求項１２記載の方法。 - 【請求項１６】 前記イオン注入は、１．５×１０15か
ら５×１０15原子／ｃｍ2 のドーズ量でもって行われる
ことを特徴とする請求項１５記載の方法。 - 【請求項１７】 前記ｎ型ドーパントは、リンであり、 前記リンは、１〜２０ｋｅＶのイオン注入により注入さ
れることを特徴とする請求項１２記載の方法。 - 【請求項１８】 前記イオン注入は、３×１０15から８
×１０15原子／ｃｍ 2 のドーズ量でもって行われること
を特徴とする請求項１７記載の方法。 - 【請求項１９】 前記ボロンは、０．２５〜５ｋｅＶの
イオン注入により注入されることを特徴とする請求項１
３記載の方法。 - 【請求項２０】 前記イオン注入は、１．５×１０15か
ら４×１０15原子／ｃｍ2 のドーズ量でもって行われる
ことを特徴とする請求項１９記載の方法。 - 【請求項２１】 前記イオン注入は、５分以下の時間で
行われることを特徴とする請求項１９記載の方法。 - 【請求項２２】 （Ｈ） 前記（Ｄ）ステップの後、９
００〜１０５０℃の温度で、２〜１０秒の時間で急速熱
アニールを実行するステップをさらに含むことを特徴と
する請求項１記載の方法。 - 【請求項２３】 （Ａ） シリコン製基板の上に誘電体
領域を形成するステップと、 （Ｂ） 前記誘電体領域の上に第１のアモルファスシリ
コンまたはポリシリコンの領域を形成するステップと、 （Ｃ） 前記第１のアモルファスシリコンまたはポリシ
リコン領域の上に１種類あるいは複数種類のドーパント
を注入するステップと、 （Ｄ） 前記第１のアモルファスシリコンまたはポリシ
リコンの領域の上に耐火金属珪化物層を形成するステッ
プと、 （Ｅ） 窒素を前記耐火金属珪化物層内に導入するステ
ップとを有することを特徴とするデバイスの製造方法。 - 【請求項２４】 前記（Ｃ）のステップは、第１のアモ
ルファスシリコンまたはポリシリコン領域の第１部分に
ｎ型ドーパントを注入するステップと、 前記第１のアモルファスシリコンまたはポリシリコン領
域の第２部分にｐ型ドーパントを注入するステップとを
含むことを特徴とする請求項２３記載の方法。 - 【請求項２５】 前記第１部分は、シリコン製基板のｐ
型領域の上にあり、前記第２部分は、シリコン製基板の
ｎ型領域の上にあることを特徴とする請求項２４記載の
方法。 - 【請求項２６】 前記（Ｃ）のステップは、殆ど全ての
ドーパントが第１シリコンまたはポリシリコン領域内に
留まるよう行われることを特徴とする請求項２３記載の
方法。 - 【請求項２７】 （Ｆ） 前記（Ｄ）のステップの前
に、第１アモルファスシリコンまたはポリシリコン層の
上に第２のアモルファスシリコンまたはポリシリコン層
を形成するステップをさらに有することを特徴とする請
求項２３記載の方法。 - 【請求項２８】 窒素のイオン注入は、１０〜５０ｋｅ
Ｖとそのドーズ量が１×１０15から２×１０15原子／ｃ
ｍ2 で行われることを特徴とする請求項２３記載の方
法。 - 【請求項２９】 前記第１アモルファスシリコンまたは
ポリシリコン領域は、アモルファスシリコン製であり、
その厚さは３００〜１５００Åであることを特徴とする
請求項２３記載の方法。 - 【請求項３０】 前記ｎ型ドーパントは、砒素とリンか
ら選択されたものであることを特徴とする請求項２４記
載の方法。 - 【請求項３１】 前記ｐ型ドーパントは、ボロンである
ことを特徴とする請求項２４記載の方法。 - 【請求項３２】 前記耐火金属珪化物は、タングステン
珪化物とタンタル珪化物とコバルト珪化物から選択され
たものであることを特徴とする請求項２３記載の方法。 - 【請求項３３】 前記ｎ型ドーパントは、砒素であり、 前記砒素は、２〜３０ｋｅＶのイオン注入により注入さ
れることを特徴とする請求項３０記載の方法。 - 【請求項３４】 前記イオン注入は、１．５×１０15か
ら５×１０15原子／ｃｍ2 のドーズ量でもって行われる
ことを特徴とする請求項３３記載の方法。 - 【請求項３５】 前記ｎ型ドーパントは、リンであり、 前記リンは、１〜２０ｋｅＶのイオン注入により注入さ
れることを特徴とする請求項３０記載の方法。 - 【請求項３６】 前記イオン注入は、３×１０15から８
×１０15原子／ｃｍ 2 のドーズ量でもって行われること
を特徴とする請求項３５記載の方法。 - 【請求項３７】 前記ボロンは、０．２５〜５ｋｅＶの
イオン注入により注入されることを特徴とする請求項３
１記載の方法。 - 【請求項３８】 前記イオン注入は、１．５×１０15か
ら４×１０15原子／ｃｍ2 のドーズ量でもって行われる
ことを特徴とする請求項３７記載の方法。 - 【請求項３９】 前記イオン注入は、５分以下の時間で
行われることを特徴とする請求項３７記載の方法。 - 【請求項４０】 （Ｇ） 前記（Ｄ）ステップの後、９
００〜１０５０℃の温度で、２〜１０秒の時間で急速熱
アニールを実行するステップをさらに有することを特徴
とする請求項２３記載の方法。
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