JPH1174417A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1174417A
JPH1174417A JP9231927A JP23192797A JPH1174417A JP H1174417 A JPH1174417 A JP H1174417A JP 9231927 A JP9231927 A JP 9231927A JP 23192797 A JP23192797 A JP 23192797A JP H1174417 A JPH1174417 A JP H1174417A
Authority
JP
Japan
Prior art keywords
semiconductor device
insulating layers
semiconductor chip
substrate
wirings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9231927A
Other languages
English (en)
Other versions
JP4190602B2 (ja
Inventor
Shinji Baba
伸治 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP23192797A priority Critical patent/JP4190602B2/ja
Priority to DE19861009A priority patent/DE19861009B4/de
Priority to DE19821916A priority patent/DE19821916C2/de
Priority to KR1019980018023A priority patent/KR100286746B1/ko
Publication of JPH1174417A publication Critical patent/JPH1174417A/ja
Priority to US09/427,583 priority patent/US6317333B1/en
Application granted granted Critical
Publication of JP4190602B2 publication Critical patent/JP4190602B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/045—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads having an insulating passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 熱膨張による熱ストレスが生じてもはんだバ
ンプの断線や半導体チップのはがれのない信頼性の高い
ＢＧＡ構造の半導体装置を提供する。 【解決手段】 積層された複数の絶縁層、該複数の絶縁
層それぞれの上面に設けられた複数の配線、および異な
る絶縁層上面に設けられた複数の配線を電気的に接続す
るために絶縁層に設けられた複数のビアホールからなる
ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
数の電極を有する半導体チップとを含んでなる半導体装
置であって、前記複数の絶縁層の材料が、半導体装置が
実装される実装基板の熱膨張特性にあわせられた有機系
材料からなる半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のパッ
ケージ構造に関する。さらに詳しくは、半導体装置を製
品に実装するときのはんだ付に用いられるはんだボール
がマトリクス状に基板の裏面に配置されたＢＧＡ（Ball
Grid Array）構造を有する半導体装置のパッケージ構
造に関する。
【０００２】
【従来の技術】一般に、たとえば特開平８−３３０４７
４号公報に開示されるように、半導体素子のパッケージ
ングにはプラスチックパッケージ、メタルパッケージ、
セラミックスパッケージが使われている。これらのう
ち、セラミックスパッケージは絶縁性、放熱性、耐湿性
を有することからＣＭＯＳゲートアレイやＥＣＬゲート
アレイなどのパッケージングに使用されている。
【０００３】たとえば特開平８−８３５９号公報にはプ
ラスチックパッケージのうち、ＢＧＡパッケージが表面
実装形パッケージの一種として使用されつつあること
が、開示されている。ＢＧＡパッケージは、半導体チッ
プを配置する基板の半導体チップ側の面にはんだバンプ
をアレイ状に配置し、半導体チップと反対側の面に球形
のはんだボールをアレイ状に配置し、基板の表面に半導
体チップを配置し、モールド樹脂あるいはポッティング
で封止することによって製造し、とくに２００ピンを超
える多ピンパッケージとして用いられるものである。こ
こで、基板の裏面に外部電極となるはんだボールをマト
リクス状に配置した構造をＢＧＡ構造という。また、半
導体装置をこのＢＧＡ構造によってパッケージングする
ことをＢＧＡパッケージといい、ＢＧＡ構造となるよう
に絶縁層を積層した基板をＢＧＡ基板という。
【０００４】
【発明が解決しようとする課題】このＢＧＡパッケージ
のばあい、基板の材料としては有機系材料が用いられる
ことがあるが、このＢＧＡパッケージの半導体装置を実
装基板に表面実装するばあい、半導体チップとＢＧＡ基
板と実装基板とのあいだでの熱膨張量の差が問題とな
る。
【０００５】この熱膨張によってＢＧＡ基板の半導体チ
ップと反対側の面に設けられる外部電極であるはんだボ
ール、および半導体チップ側の面に設けられるはんだバ
ンプのうち、最外周側ほどＢＧＡ基板の熱膨張量が大き
いため、熱膨張によって生じるストレスが最も大きく、
半導体チップとの接合のためのはんだバンプの断線や半
導体チップそのもののはがれが生じるという問題があ
る。
【０００６】ＢＧＡ基板が、セラミックス材料からなる
ばあいは、一体焼結法により層間の接続配線に関して微
細な配線設計が可能であり、基板内の信号線の配線は任
意にできたが、有機系材料のばあいは、絶縁層をまず一
層形成し、この一層に対して信号線を配線し、層間の接
続をとるビアホールを形成し、その上層につぎの一層を
形成し、信号線およびビアホールを設ける（ビルドアッ
プ法）製法であるため、配線設計の制約が多く、前述の
熱膨張の問題を解決しうるＢＧＡ構造の材料および信号
線の配線形態はえられていない。
【０００７】本発明は、熱膨張による熱ストレスが生じ
てもはんだバンプの断線や半導体チップのはがれのない
信頼性の高いＢＧＡ構造の半導体装置を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、積層された複数の絶縁層、該複数の絶縁
層それぞれの上面に設けられた複数の配線、および異な
る絶縁層上面に設けられた複数の配線を電気的に接続す
るために絶縁層に設けられた複数のビアホールからなる
ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
数の電極を有する半導体チップとを含んでなる半導体装
置であって、前記複数の絶縁層の材料が、半導体装置が
実装される実装基板の熱膨張特性にあわせられた有機系
材料からなるものである。
【０００９】本発明の請求項２記載の半導体装置は、前
記実装基板の熱膨張特性が線膨張係数で示され、前記実
装基板の線膨張係数が１×１０-5〜２×１０-5／℃のば
あい、前記絶縁層の線膨張係数が１×１０-5〜６×１０
-5／℃である。
【００１０】本発明の請求項３記載の半導体装置は、前
記有機系材料がエポキシ系樹脂およびテトラフルオロエ
チレン系樹脂のうちの少なくとも１つを含むものであ
る。
【００１１】本発明の請求項４記載の半導体装置は、積
層された複数の絶縁層、該複数の絶縁層それぞれの上面
に設けられた複数の配線、および異なる絶縁層上面に設
けられた複数の配線を電気的に接続するために絶縁層に
設けられた複数のビアホールからなるＢＧＡ基板と、前
記複数の配線にそれぞれ接続される複数の電極を有する
半導体チップとを含んでなる半導体装置であって、前記
複数の電極が前記半導体チップのリング状の領域に設け
られ、最外周および最内周の列上の電極に電源および接
地が接続されるものである。
【００１２】本発明の請求項５記載の半導体装置は、積
層された複数の絶縁層、該複数の絶縁層それぞれの上面
に設けられた複数の配線、および異なる絶縁層上面に設
けられた複数の配線を電気的に接続するために絶縁層に
設けられた複数のビアホールからなるＢＧＡ基板と、前
記複数の配線にそれぞれ接続される複数の電極を有する
半導体チップと、該半導体チップをＢＧＡ基板に密着さ
せる封止樹脂からなる封止部材と、前記半導体チップに
おいて発生した熱を外部に放散するヒートスプレッダー
と、前記プラスチック基板およびヒートスプレッダー間
に所定の間隔を設けかつ両者を接合するためのリングと
を含んでなる半導体装置であって、前記複数の絶縁層の
材料が、該半導体装置が実装される実装基板の熱膨張特
性にあわせられた有機系材料からなるものである。
【００１３】
【発明の実施の形態】つぎに、本発明の半導体装置の構
造の実施の形態について説明する。
【００１４】実施の形態１．図面を参照しつつ、本発明
の半導体装置の一実施の形態について説明する。
【００１５】本発明の半導体装置は、ＢＧＡ基板と、該
ＢＧＡ基板上に配置される半導体チップと、該半導体チ
ップにおいて発生した熱を外部に放散するヒートスプレ
ッダーと、前記ＢＧＡ基板およびヒートスプレッダー間
に所定の間隔を設けかつ両者を接合するためのリングと
からなる。ＢＧＡ基板は複数の絶縁層が重ねられた多層
構造であり、各絶縁層には複数の配線およびビアホール
が設けられる。前記ＢＧＡ基板は、複数の絶縁層を重ね
るときにビアホールを介して所定の配線を互いに接続さ
せたものであり、複数の配線を絶縁層を介して立体的に
交差させることができ、半導体装置の小型化を実現する
ことができる。
【００１６】図１は、本発明の半導体装置の一例を示す
一部切欠斜視説明図であり、図２は図１中のＡ−Ａ線断
面による断面構造説明図である。図１において、１はＢ
ＧＡ基板、２は半導体チップ、３はヒートスプレッダ
ー、４はリング、６ははんだボール、８は封止部材を示
す。また、図２において、図１と同一の箇所は同じ符号
を用いて示したほか、５ははんだバンプ、５ｃは最外周
の列上のはんだバンプ（以下、単に「最外周はんだバン
プ」という）、５ｄは最内周の列上のはんだバンプ（以
下、単に「最内周はんだバンプ」という）、７ａは第１
の接着層、７ｂは第２の接着層、９は配線、１２はビア
ホールであり、１３は絶縁層である。第１の接着層７ａ
は、ＢＧＡ基板１およびリング４、ならびにヒートスプ
レッダー３およびリング４をそれぞれ接着している。第
２の接着層７ｂは、半導体チップ２およびヒートスプレ
ッダー３を接着している。
【００１７】ＢＧＡ基板１に設けられた各配線（図示せ
ず）は半導体装置の外部電極（図示せず）に電気的に接
続されている。はんだボール６は、はんだ材からなり、
半導体装置の外部電極に電気的に接続される。半導体チ
ップ２の複数の電極（図示せず）はそれぞれＢＧＡ基板
１の所定の配線に電気的に接続される。当該接続は、た
とえば、半導体チップ２の各電極表面およびＢＧＡ基板
１の各配線に接続された電極表面にはんだバンプをあら
かじめ設け、該はんだバンプを用いてはんだ付けするこ
とにより実現される。封止部材８は、封止樹脂からな
り、半導体チップ２をＢＧＡ基板１に密着させるために
設けられる。
【００１８】また、リング４は、板状の部材の中央に開
口部が設けられたものである。前記開口部の形状は半導
体チップ２の形状に応じて定める。ヒートスプレッダー
３の形状はＢＧＡ基板１の形状と同様の薄板状である。
また、半導体チップ２およびヒートスプレッダー３、Ｂ
ＧＡ基板１およびリング４、ならびにヒートスプレッダ
ー３およびリング４は接着剤を用いて接着される。半導
体チップ２およびヒートスプレッダー３を接着する接着
剤は、耐熱性がよく、コスト的にメリットのあるエポキ
シ系接着剤である。一方、ＢＧＡ基板１およびリング
４、ならびにヒートスプレッダーおよびリング４を接着
する接着剤は、半導体チップ２へのストレスを和らげる
ヤング率（Ｅ）の小さいシリコーン系接着剤である。
【００１９】はんだバンプ５は、半導体チップの表面中
央部を除くリング状の領域にマトリクス状または千鳥状
に設けられている。またはんだバンプ５は、半導体チッ
プ２の外部電極およびＢＧＡ基板１の表面側の電極を接
合し、はんだボール６は、ＢＧＡ基板１の裏面側の外部
電極と実装基板とを接合し、半導体チップと実装基板と
のあいだで、配線９およびビアホール１２を介して電源
の入力や信号の入出力がおこなわれる構造とする。
【００２０】本発明の半導体装置のＢＧＡ基板１は、前
述した熱膨張の問題を解決するため、実装基板の熱膨張
特性にあわせた有機系材料によって形成されている。熱
膨張特性は、ここでは線膨張係数で示されるものとす
る。また、ＢＧＡ基板は複数の絶縁層からなるが、ＢＧ
Ａ基板全体としての線膨張係数として示す。熱膨張の点
に関して、実装基板の材料はたとえば、ＦＲ４（ＡＳＴ
Ｍ Ｄ−１８６７規格によるガラス布基材エポキシ樹
脂）またはＢＴレジン（商品名。三菱ガス化学（株）製
樹脂）などが用いられており、その線膨張係数は１×１
０-5〜２×１０-5／℃の範囲であるので、ＢＧＡ基板の
材料は、その線膨張係数を実装信頼性の点から実装基板
の線膨張係数に対して１×１０-5〜６×１０-5／℃の範
囲となるようにあわせる。前記ＢＧＡ基板は図２に示す
ように実装基板で用いられるＦＲ４やＢＴレジンからな
るコア材１ａの両側には線膨張係数１×１０-5〜６×１
０-5／℃のビルドアップ絶縁層１ｂが積層されている。
ＢＧＡ基板全体としての線膨張係数は１×１０-5〜２×
１０-5／℃であり、また、ＢＧＡ基板内部での信頼性保
持（各コア材１の間の剥がれ防止）のために、ビルドア
ップ絶縁層１ｂの線膨張係数を１×１０-5〜６×１０-5
／℃とする。
【００２１】これにより実装信頼性向上はもとよりＢＧ
Ａ基板自身の信頼性が向上する。
【００２２】ＢＧＡ基板の材料にはエポキシ系樹脂およ
び（または）テトラフルオロエチレン系樹脂を用いる。
エポキシ系樹脂とはエポキシ系樹脂にガラス繊維または
アクリル樹脂などを混入させたものをいう。また、テト
ラフルオロエチレン系樹脂とはテトラフルオロエチレン
樹脂にアクリル樹脂などを混入させたものをいう。
【００２３】ＢＧＡ基板の材料として有機系材料を用い
るメリットは、実装信頼性が向上し、低コスト化が
実現でき、さらに比誘電率εが３〜５以下の絶縁層が
形成でき高速対応が可能な半導体装置がえられることで
ある。
【００２４】つぎに、半導体装置の製法について説明す
る。図３および図４は、本発明の半導体装置の製法の一
例を示す工程断面説明図である。図３および図４におい
て、図１および図２と同一の箇所は同じ符号を用いて示
した。なお、５ａは、半導体チップ２に含まれる外部電
極（図示せず）に電気的に接続された第１のはんだバン
プ、５ｂは、ＢＧＡ基板１に設けられた複数の配線の外
部電極（図示せず）に電気的に接続された第２のはんだ
バンプを示す。
【００２５】まず、半導体チップ２に含まれる電極上に
第１のはんだバンプ５ａを設け、同様に、ＢＧＡ基板１
の複数の配線の一端部上に第２のはんだバンプ５ｂを設
ける（図３（ａ）参照）。ついで、ＢＧＡ基板１表面の
うち第２のはんだバンプ５ｂが形成された領域にフラッ
クス材を塗布する。ＢＧＡ基板１上に半導体チップ２を
載置し、第１のはんだバンプ５ａおよび第２のはんだバ
ンプ５ｂを接触させた状態で、ＢＧＡ基板１および半導
体チップ２を熱処理炉（いわゆるリフロー炉）内に投入
する。その結果、第１のはんだバンプ５ａおよび第２の
はんだバンプ５ｂが溶け、互いに接触していた第１のは
んだバンプ５ａおよび第２のはんだバンプ５ｂが一体と
なる。図３では、第１のはんだバンプおよび第２のはん
だバンプが一体になったものをはんだバンプ５として示
している。前記はんだバンプ５により、半導体チップ２
に含まれる電極とＢＧＡ基板１の複数の配線とが電気的
に接続される（図３（ｂ）参照）。さらに、フラックス
材の洗浄を行ったのち、第１の接着層７ａによりＢＧＡ
基板１にリング４を接着する（図３（ｃ）参照）。つぎ
に、ＢＧＡ基板１および半導体チップ２間の間隙部に封
止樹脂を注入し固め封止部材８を形成し、半導体チップ
２をＢＧＡ基板１に密着させた状態で固定する。つい
で、半導体チップ２上表面に接着剤を塗布して第２の接
着層７ｂを設け（図４（ａ）参照）、リング４上表面に
接着剤を塗布して第１の接着層７ａを設けたのち、半導
体チップ２およびリング４上にヒートスプレッダー３を
載せ、半導体チップ２およびリング４にヒートスプレッ
ダー３を接着する（図４（ｂ）参照）。最後に、ＢＧＡ
基板１の複数の配線の他の端部に接続された半導体装置
の外部電極上にはんだボール６を設け、半導体装置をう
る（図４（ｃ）参照）。
【００２６】このように、複数の絶縁層からなるプラス
チック基板の材料が、実装基板の熱膨張特性にあわせら
れた有機系材料で形成されるので、熱ストレスに対する
信頼性の向上した半導体装置がえられる。
【００２７】実施の形態２．図２に示したはんだバンプ
は、半導体チップ表面の周縁部であるリング状の領域に
設けられている。図５は、半導体チップ表面にリング状
に設けられたはんだバンプを示す平面説明図である。図
１および図２と同一の箇所は同じ符号を用いて示した。
最外周はんだバンプ５ｃはリング状の領域の最外周の列
上に位置させているので、半導体チップの熱膨張および
ＢＧＡ基板の熱膨張がそれぞれ生じた際に、その差が最
も大きくなり、はんだバンプの断線が生じやすい。ま
た、最内周はんだバンプ５ｄはリング状の領域の最内周
の列上に位置させているので、封止部材の熱収縮による
ストレスが大きく、はんだバンプの断線が生じやすい。
【００２８】このように、最外周はんだバンプおよび最
内周はんだバンプは熱膨張や熱収縮によるストレスが大
きいので断線が生じやすいという問題がある。本実施の
形態は、かかる問題を考慮して、半導体チップへの電源
入力のための配線および接地の配線を前記最外周はんだ
バンプ５ｃおよび最外周から２列目のはんだバンプなら
びに最内周はんだバンプ５ｄに接続できるように絶縁層
上の配線および絶縁層間のビアホールの位置関係をあわ
せたものである。電源入力のための配線および接地の配
線は、それぞれ予備配線をともなっているので、半導体
チップの熱膨張およびＢＧＡ基板の熱膨張によりはんだ
バンプの接合に問題が生じても半導体チップの動作機能
に影響を与えることが全くない。さらに最外周はんだバ
ンプに関し、半導体チップの４箇所の角部は熱ストレス
が最も大きいため、はんだバンプによる接続を設けない
ことが望ましい。本実施の形態により熱ストレスに対す
る信頼性の向上した半導体装置がえられる。
【００２９】実施の形態３．実施の形態１および実施の
形態２では半導体装置の一例としてヒートスプレッダー
およびリングを含んでなる半導体装置を説明したが、半
導体装置がヒートスプレッダーおよびリングを含まない
半導体装置であっても同様の効果がえられる。
【００３０】
【発明の効果】本発明の請求項１記載の半導体装置は、
積層された複数の絶縁層、該複数の絶縁層それぞれの上
面に設けられた複数の配線、および異なる絶縁層上面に
設けられた複数の配線を電気的に接続するために絶縁層
に設けられた複数のビアホールからなるＢＧＡ基板と、
前記複数の配線にそれぞれ接続される複数の電極を有す
る半導体チップとを含んでなる半導体装置であって、前
記複数の絶縁層の材料が、半導体装置が実装される実装
基板の熱膨張特性にあわせられた有機系材料からなるも
のであるので、熱ストレスに対する信頼性の向上した半
導体装置をうる。
【００３１】本発明の請求項２記載の半導体装置は、前
記実装基板の熱膨張特性が線膨張係数で示され、前記実
装基板の線膨張係数が１×１０-5〜２×１０-5／℃のば
あい、前記絶縁層の線膨張係数が１×１０-5〜６×１０
-5／℃であるので、実装信頼性を向上できる。
【００３２】本発明の請求項３記載の半導体装置は、前
記有機系材料がエポキシ系樹脂およびテトラフルオロエ
チレン系樹脂のうちの少なくとも１つであることが好ま
しい。
【００３３】本発明の請求項４記載の半導体装置は、積
層された複数の絶縁層、該複数の絶縁層それぞれの上面
に設けられた複数の配線、および異なる絶縁層上面に設
けられた複数の配線を電気的に接続するために絶縁層に
設けられた複数のビアホールからなるＢＧＡ基板と、前
記複数の配線にそれぞれ接続される複数の電極を有する
半導体チップとを含んでなる半導体装置であって、前記
複数の電極が前記半導体チップのリング状の領域に設け
られ、最外周および最内周の列上の電極に電源および接
地が接続されるものであるので、熱ストレスに対する信
頼性の向上した半導体装置をうる。
【００３４】本発明の請求項５記載の半導体装置は、積
層された複数の絶縁層、該複数の絶縁層それぞれの上面
に設けられた複数の配線、および異なる絶縁層上面に設
けられた複数の配線を電気的に接続するために絶縁層に
設けられた複数のビアホールからなるＢＧＡ基板と、前
記複数の配線にそれぞれ接続される複数の電極を有する
半導体チップと、該半導体チップをＢＧＡ基板に密着さ
せる封止樹脂からなる封止部材と、前記半導体チップに
おいて発生した熱を外部に放散するヒートスプレッダー
と、前記ＢＧＡ基板およびヒートスプレッダー間に所定
の間隔を設けかつ両者を接合するためのリングとを含ん
でなる半導体装置であって、前記複数の絶縁層の材料
が、該半導体装置が実装される実装基板の熱膨張特性に
あわせられた有機系材料からなるものであるので、熱ス
トレスに対する信頼性の向上した半導体装置をうる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の実施の形態を示す一部
切欠斜視説明図である。
【図２】 本発明の半導体装置の実施の形態を示す断面
説明図である。
【図３】 本発明の半導体装置の実施の形態を示す工程
断面説明図である。
【図４】 本発明の半導体装置の実施の形態を示す工程
断面説明図である。
【図５】 半導体チップ表面にリング状に設けられたは
んだバンプを示す平面説明図である。
【符号の説明】
１ ＢＧＡ基板、２ 半導体チップ、３ ヒートスプレ
ッダー、４ リング、５ はんだバンプ、６ はんだボ
ール、８ 封止部材、９ 配線、１２ ビアホール、１
３ 絶縁層。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 積層された複数の絶縁層、該複数の絶縁
    層それぞれの上面に設けられた複数の配線、および異な
    る絶縁層上面に設けられた複数の配線を電気的に接続す
    るために絶縁層に設けられた複数のビアホールからなる
    ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
    数の電極を有する半導体チップとを含んでなる半導体装
    置であって、前記複数の絶縁層の材料が、半導体装置が
    実装される実装基板の熱膨張特性にあわせられた有機系
    材料からなる半導体装置。
  2. 【請求項２】 前記実装基板の熱膨張特性が線膨張係数
    で示され、前記実装基板の線膨張係数が１×１０-5〜２
    ×１０-5／℃のばあい、前記絶縁層の線膨張係数が１×
    １０-5〜６×１０-5／℃である請求項１記載の半導体装
    置。
  3. 【請求項３】 前記有機系材料がエポキシ系樹脂および
    テトラフルオロエチレン系樹脂のうちの少なくとも１つ
    である請求項１または２記載の半導体装置。
  4. 【請求項４】 積層された複数の絶縁層、該複数の絶縁
    層それぞれの上面に設けられた複数の配線、および異な
    る絶縁層上面に設けられた複数の配線を電気的に接続す
    るために絶縁層に設けられた複数のビアホールからなる
    ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
    数の電極を有する半導体チップとを含んでなる半導体装
    置であって、前記複数の電極が前記半導体チップのリン
    グ状の領域に設けられ、最外周および最内周の列上の電
    極に電源および接地が接続される半導体装置。
  5. 【請求項５】 積層された複数の絶縁層、該複数の絶縁
    層それぞれの上面に設けられた複数の配線、および異な
    る絶縁層上面に設けられた複数の配線を電気的に接続す
    るために絶縁層に設けられた複数のビアホールからなる
    ＢＧＡ基板と、前記複数の配線にそれぞれ接続される複
    数の電極を有する半導体チップと、該半導体チップをＢ
    ＧＡ基板に密着させる封止樹脂からなる封止部材と、前
    記半導体チップにおいて発生した熱を外部に放散するヒ
    ートスプレッダーと、前記プラスチック基板およびヒー
    トスプレッダー間に所定の間隔を設けかつ両者を接合す
    るためのリングとを含んでなる半導体装置であって、前
    記複数の絶縁層の材料が、該半導体装置が実装される実
    装基板の熱膨張特性にあわせられた有機系材料からなる
    半導体装置。
JP23192797A 1997-08-28 1997-08-28 半導体装置 Expired - Lifetime JP4190602B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP23192797A JP4190602B2 (ja) 1997-08-28 1997-08-28 半導体装置
DE19861009A DE19861009B4 (de) 1997-08-28 1998-05-15 Halbleitereinrichtung
DE19821916A DE19821916C2 (de) 1997-08-28 1998-05-15 Halbleitereinrichtung mit einem BGA-Substrat
KR1019980018023A KR100286746B1 (ko) 1997-08-28 1998-05-19 반도체 장치
US09/427,583 US6317333B1 (en) 1997-08-28 1999-10-27 Package construction of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23192797A JP4190602B2 (ja) 1997-08-28 1997-08-28 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005368913A Division JP4372749B2 (ja) 2005-12-22 2005-12-22 半導体装置

Publications (2)

Publication Number Publication Date
JPH1174417A true JPH1174417A (ja) 1999-03-16
JP4190602B2 JP4190602B2 (ja) 2008-12-03

Family

ID=16931250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23192797A Expired - Lifetime JP4190602B2 (ja) 1997-08-28 1997-08-28 半導体装置

Country Status (3)

Country Link
JP (1) JP4190602B2 (ja)
KR (1) KR100286746B1 (ja)
DE (1) DE19821916C2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353377A (ja) * 2001-05-28 2002-12-06 Matsushita Electric Works Ltd 半導体装置
JP2007220954A (ja) * 2006-02-17 2007-08-30 Nec Corp 半導体装置とその実装方法
US7348673B2 (en) 2004-07-15 2008-03-25 Nec Corporation Semiconductor device
JP2009071045A (ja) * 2007-09-13 2009-04-02 Nec Corp 半導体装置及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091603A (en) * 1999-09-30 2000-07-18 International Business Machines Corporation Customizable lid for improved thermal performance of modules using flip chips
FR2803435A1 (fr) * 1999-12-30 2001-07-06 Schlumberger Systems & Service Procede de montage en flip-chip de circuits integres sur des circuits electriques
KR100708041B1 (ko) * 2001-07-28 2007-04-16 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6979894B1 (en) 2001-09-27 2005-12-27 Marvell International Ltd. Integrated chip package having intermediate substrate
KR20030060268A (ko) * 2002-01-08 2003-07-16 주식회사 심텍 본딩패드 접속용 비아홀을 이용한 비지에이 반도체패키지의 제조방법 및 그 구조

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3871015A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform connector joints
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
JP2960276B2 (ja) * 1992-07-30 1999-10-06 株式会社東芝 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法
JPH088359A (ja) * 1994-06-21 1996-01-12 Hitachi Ltd 半導体集積回路装置
US5487218A (en) * 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
JP3450477B2 (ja) * 1994-12-20 2003-09-22 富士通株式会社 半導体装置及びその製造方法
JPH08330474A (ja) * 1995-03-31 1996-12-13 Toshiba Corp 半導体用パッケージ
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
JP3294740B2 (ja) * 1995-07-31 2002-06-24 富士通株式会社 半導体装置
JP3534501B2 (ja) * 1995-08-25 2004-06-07 株式会社ルネサステクノロジ 半導体装置の製造方法
DE69637246T2 (de) * 1996-09-12 2008-02-14 Ibiden Co., Ltd., Ogaki Leiterplatte zur montage elektronischer bauelemente

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353377A (ja) * 2001-05-28 2002-12-06 Matsushita Electric Works Ltd 半導体装置
JP4715035B2 (ja) * 2001-05-28 2011-07-06 パナソニック電工株式会社 半導体装置
US7348673B2 (en) 2004-07-15 2008-03-25 Nec Corporation Semiconductor device
JP2007220954A (ja) * 2006-02-17 2007-08-30 Nec Corp 半導体装置とその実装方法
JP2009071045A (ja) * 2007-09-13 2009-04-02 Nec Corp 半導体装置及びその製造方法
US8072073B2 (en) 2007-09-13 2011-12-06 Nec Corporation Semiconductor device and method of manufacturing same

Also Published As

Publication number Publication date
DE19821916C2 (de) 2002-01-10
KR19990023135A (ko) 1999-03-25
JP4190602B2 (ja) 2008-12-03
DE19821916A1 (de) 1999-03-11
KR100286746B1 (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
EP0863548B1 (en) Mounting assembly of integrated circuit device and method for production thereof
US6396136B2 (en) Ball grid package with multiple power/ground planes
US6477046B1 (en) Ball grid array package and method using enhanced power and ground distribution circuitry
US6084308A (en) Chip-on-chip integrated circuit package and method for making the same
US6317333B1 (en) Package construction of semiconductor device
JP3437107B2 (ja) 樹脂封止型半導体装置
US5783866A (en) Low cost ball grid array device and method of manufacture thereof
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JPH06112271A (ja) ダイレクト・チップ・アタッチ・モジュール
JP4190602B2 (ja) 半導体装置
JP4372749B2 (ja) 半導体装置
US7649250B2 (en) Semiconductor package
US8004091B2 (en) Semiconductor package, method of fabricating the same, and semiconductor package mold
JP2000323610A (ja) フィルムキャリア型半導体装置
US20080251948A1 (en) Chip package structure
US20020145207A1 (en) Method and structure for integrated circuit package
JP3450477B2 (ja) 半導体装置及びその製造方法
JP2003007914A (ja) 半導体装置
JPH1079401A (ja) 半導体装置およびその製造方法
KR100357877B1 (ko) 반도체 패키지
JPH0669371A (ja) Ｐｇａパッケージ
JP2002270762A (ja) 半導体装置
KR100525452B1 (ko) 반도체 패키지와 상기 반도체 패키지가 장착되는인쇄회로기판
JPH08279572A (ja) 半導体パッケージ及びその実装構造
KR19980025868A (ko) 메탈 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041130

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050809

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051101

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060829

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080917

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130926

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term