JPH1164443A - 裏面開放部を有する半導体素子検査用支持体 - Google Patents
裏面開放部を有する半導体素子検査用支持体Info
- Publication number
- JPH1164443A JPH1164443A JP10032773A JP3277398A JPH1164443A JP H1164443 A JPH1164443 A JP H1164443A JP 10032773 A JP10032773 A JP 10032773A JP 3277398 A JP3277398 A JP 3277398A JP H1164443 A JPH1164443 A JP H1164443A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- back surface
- support
- inspection
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 108
- 238000007689 inspection Methods 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims description 16
- 238000012360 testing method Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 18
- 238000004458 analytical method Methods 0.000 description 16
- 230000007547 defect Effects 0.000 description 16
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005553 drilling Methods 0.000 description 4
- 238000003801 milling Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000386 microscopy Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000002076 thermal analysis method Methods 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000010183 spectrum analysis Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
- G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
- G01R1/0433—Sockets for IC's or transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 裏面が開放された半導体パッケージ素子を検
査する際に、半導体素子を支持できる検査用支持体を提
供する。 【解決手段】 検査用支持体１０は、パッケージ胴体２
３の前面に接する載置面を有し、半導体素子２０を固定
させる支持胴体１１と、半導体チップ２１の裏面を開放
させるための開放部１４と、複数のリード２２とを接触
する複数の突出部１５とを有し、支持胴体１１と分離自
在に連結されている蓋部１３と、複数のリード２２と電
気的に連結される複数の内部ピン１８と、内部ピン１８
と一体に形成され、支持胴体１１を貫通して外部に突出
されて外部素子と電気的に連結される複数の外部ピン１
９とを有する接続ピン１６とを備える。また、接続ピン
１６の内部ピン１８は、緩衝部１７を有する。緩衝部１
７は、リード２２が損傷されるのを防止し、リード２２
と内部接続ピン１８の接触抵抗を減少させる。
査する際に、半導体素子を支持できる検査用支持体を提
供する。 【解決手段】 検査用支持体１０は、パッケージ胴体２
３の前面に接する載置面を有し、半導体素子２０を固定
させる支持胴体１１と、半導体チップ２１の裏面を開放
させるための開放部１４と、複数のリード２２とを接触
する複数の突出部１５とを有し、支持胴体１１と分離自
在に連結されている蓋部１３と、複数のリード２２と電
気的に連結される複数の内部ピン１８と、内部ピン１８
と一体に形成され、支持胴体１１を貫通して外部に突出
されて外部素子と電気的に連結される複数の外部ピン１
９とを有する接続ピン１６とを備える。また、接続ピン
１６の内部ピン１８は、緩衝部１７を有する。緩衝部１
７は、リード２２が損傷されるのを防止し、リード２２
と内部接続ピン１８の接触抵抗を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの裏
面不良分析時に半導体チップパッケージを支持するに使
用される検査用支持体に関し、より詳しくは、半導体チ
ップの裏面を露出させるための開放部と、この開放部と
反対方向に突出され、半導体素子の外部リードと電気的
に連結される接続ピンとを有する検査用支持体に関する
ものである。
面不良分析時に半導体チップパッケージを支持するに使
用される検査用支持体に関し、より詳しくは、半導体チ
ップの裏面を露出させるための開放部と、この開放部と
反対方向に突出され、半導体素子の外部リードと電気的
に連結される接続ピンとを有する検査用支持体に関する
ものである。
【０００２】
【従来の技術】半導体集積回路素子の不良分析として
は、高温部検出技術(hot spot detection technique)が
広く使用される。高温部検出技術には、放射顕微鏡検査
法（ＥＭＳ ; Emission MicroScopy）、液晶法(liquid
crystal)及びＯＢＩＣ法(OpticalBeam Induced Curren
t)がある。放射顕微鏡検査法は、不良の位置を捜すため
に電源電圧を素子に印加した後、不良部位から発生され
る光子と熱放出部位を外部から検出する方法である。こ
の際、赤外線領域の光を収集する。
は、高温部検出技術(hot spot detection technique)が
広く使用される。高温部検出技術には、放射顕微鏡検査
法（ＥＭＳ ; Emission MicroScopy）、液晶法(liquid
crystal)及びＯＢＩＣ法(OpticalBeam Induced Curren
t)がある。放射顕微鏡検査法は、不良の位置を捜すため
に電源電圧を素子に印加した後、不良部位から発生され
る光子と熱放出部位を外部から検出する方法である。こ
の際、赤外線領域の光を収集する。
【０００３】しかしながら、回路配置が複雑な素子、多
層金属膜を使用した素子、又は、半導体チップの活性面
が下方に向くようにするフリップチップ実装技術を適用
した素子の場合、従来の前面不良分析技術を適用できな
い。その理由は、素子内で実際に不良が発生する部分
は、電源供給バスラインまたは多層金属層の下部に位置
し、又はフリップチップパッケージの場合は、チップの
活性面を露出させることができないからである。特に、
最近リードフレームのリードがチップの活性面上に取り
付けられるリードオンチップ（ＬＯＣ）パッケージがメ
モリ素子などに広く適用されている。このようなＬＯＣ
構造のパッケージでは、チップの活性面がリードフレー
ムのリードに隠されているので、前面不良分析技術を適
用することは不可能である。
層金属膜を使用した素子、又は、半導体チップの活性面
が下方に向くようにするフリップチップ実装技術を適用
した素子の場合、従来の前面不良分析技術を適用できな
い。その理由は、素子内で実際に不良が発生する部分
は、電源供給バスラインまたは多層金属層の下部に位置
し、又はフリップチップパッケージの場合は、チップの
活性面を露出させることができないからである。特に、
最近リードフレームのリードがチップの活性面上に取り
付けられるリードオンチップ（ＬＯＣ）パッケージがメ
モリ素子などに広く適用されている。このようなＬＯＣ
構造のパッケージでは、チップの活性面がリードフレー
ムのリードに隠されているので、前面不良分析技術を適
用することは不可能である。
【０００４】そこで、裏面不良分析技術を利用して不良
が発生した位置を検知し、その原因を分析する技術が開
発された。裏面不良分析技術は、例えば、「″Function
al Failure Analysis Technology from Backside of VL
SI Chip ″, by T.Ishii andK. Miyamoto, Proceedings
of the 20th International Symposium for Testing a
nd Failure Analysis, 1994, p.p.41-47 」，「″Failu
re Analysis From Back Side of Die″, by N. M. Wu e
t. al, ISTFA 1996, p.p.393-399 」及び「″Intellige
nt Defect Localization Methodology Through the Use
of Photoemission Spectral Analysis″, by Sang-Sik
LEE et. al, ISTFA 1995, p.p.22-27」に開示されてい
る。
が発生した位置を検知し、その原因を分析する技術が開
発された。裏面不良分析技術は、例えば、「″Function
al Failure Analysis Technology from Backside of VL
SI Chip ″, by T.Ishii andK. Miyamoto, Proceedings
of the 20th International Symposium for Testing a
nd Failure Analysis, 1994, p.p.41-47 」，「″Failu
re Analysis From Back Side of Die″, by N. M. Wu e
t. al, ISTFA 1996, p.p.393-399 」及び「″Intellige
nt Defect Localization Methodology Through the Use
of Photoemission Spectral Analysis″, by Sang-Sik
LEE et. al, ISTFA 1995, p.p.22-27」に開示されてい
る。
【０００５】このような裏面不良分析技術を適用するた
めには、半導体パッケージ素子の裏面を開放する裏面開
放が先行されなければならない。裏面開放は、パッケー
ジの前面を開放してチップの活性面を露出させる前面開
放より難しい。その理由は、半導体チップが取り付けら
れるダイパッドを除去し、且つ、ダイパッドと半導体チ
ップを接着させる接着剤を除去し、また、シリコン基板
の厚さを薄くするためにチップの裏面を研磨しなければ
ならないからである。
めには、半導体パッケージ素子の裏面を開放する裏面開
放が先行されなければならない。裏面開放は、パッケー
ジの前面を開放してチップの活性面を露出させる前面開
放より難しい。その理由は、半導体チップが取り付けら
れるダイパッドを除去し、且つ、ダイパッドと半導体チ
ップを接着させる接着剤を除去し、また、シリコン基板
の厚さを薄くするためにチップの裏面を研磨しなければ
ならないからである。
【０００６】裏面開放工程は、通常、次のように進行さ
れる。まず、パッケージの裏面を一部除去してダイパッ
ドを開放する。ダイパッドを除去した後、チップの裏面
に取り付けられた接着剤を除去し、アセトン等で洗浄す
る。さらに、チップの厚さを薄くするためにチップの裏
面を研削し、１μｍ以上のサイズを有するスクラッチを
除去するためにチップの裏面を研磨した後、チップの裏
面を洗浄する。
れる。まず、パッケージの裏面を一部除去してダイパッ
ドを開放する。ダイパッドを除去した後、チップの裏面
に取り付けられた接着剤を除去し、アセトン等で洗浄す
る。さらに、チップの厚さを薄くするためにチップの裏
面を研削し、１μｍ以上のサイズを有するスクラッチを
除去するためにチップの裏面を研磨した後、チップの裏
面を洗浄する。
【０００７】パッケージの裏面を開放するために、窒素
または硫酸を用いた湿式エッチング法又はドリリング(d
rilling)やミリング(milling) 器具を使用することがで
きる。ドリリングやミリング器具を用いた裏面開放工程
は、次のように行われる。まず、ミリングマシンまたは
ハンドドリルを利用して、ダイパッドが露出されるまで
パッケージ胴体の裏面を研削してパッケージ胴体の裏面
を開放させる。ここで、パッケージの裏面における開放
部位は、ダイパッドのサイズとほぼ同一であるように設
定される。電気伝導性を向上させるため、ダイパッドと
半導体チップの裏面間に取り付けられている銀（Ag）の
ような金属は、刀や尖ったピンセット等で除去する。ダ
イパッドにチップを取り付けるため使用された接着剤
は、綿棒のような道具を使用してアセトンで容易に除去
できる。半導体チップの厚さをより薄くするためには、
ダイヤモンドチップ(tip) 等を使用して半導体チップの
裏面を研磨する。
または硫酸を用いた湿式エッチング法又はドリリング(d
rilling)やミリング(milling) 器具を使用することがで
きる。ドリリングやミリング器具を用いた裏面開放工程
は、次のように行われる。まず、ミリングマシンまたは
ハンドドリルを利用して、ダイパッドが露出されるまで
パッケージ胴体の裏面を研削してパッケージ胴体の裏面
を開放させる。ここで、パッケージの裏面における開放
部位は、ダイパッドのサイズとほぼ同一であるように設
定される。電気伝導性を向上させるため、ダイパッドと
半導体チップの裏面間に取り付けられている銀（Ag）の
ような金属は、刀や尖ったピンセット等で除去する。ダ
イパッドにチップを取り付けるため使用された接着剤
は、綿棒のような道具を使用してアセトンで容易に除去
できる。半導体チップの厚さをより薄くするためには、
ダイヤモンドチップ(tip) 等を使用して半導体チップの
裏面を研磨する。
【０００８】
【発明が解決しようとする課題】裏面が開放された半導
体素子に対して、高温部検出技術を使用して裏面不良分
析を行うためには、検査装置と連結される検査用基板
に、半導体パッケージ素子を実装すべきである。検査用
基板は、半導体素子の外部リードに電気的に接続される
配線パターンを有する。ところが、裏面が開放された半
導体素子の場合、半導体素子の裏面が配線パターンが形
成された検査用基板の上面に取り付けられるように、半
導体素子を検査用基板に実装すると、半導体素子の開放
された裏面が露出されないので、裏面不良分析技術を適
用できない。
体素子に対して、高温部検出技術を使用して裏面不良分
析を行うためには、検査装置と連結される検査用基板
に、半導体パッケージ素子を実装すべきである。検査用
基板は、半導体素子の外部リードに電気的に接続される
配線パターンを有する。ところが、裏面が開放された半
導体素子の場合、半導体素子の裏面が配線パターンが形
成された検査用基板の上面に取り付けられるように、半
導体素子を検査用基板に実装すると、半導体素子の開放
された裏面が露出されないので、裏面不良分析技術を適
用できない。
【０００９】そこで、裏面が開放された半導体パッケー
ジ素子を検査用基板に実装し、不良分析のための検査工
程時に、半導体素子を支持するための支持体が必要にな
る。従って、本発明の目的は、裏面が開放された半導体
パッケージ素子を検査する際に、半導体素子を支持でき
る検査用支持体を提供することにある。また、本発明の
他の目的は、裏面不良分析技術を適用して半導体素子の
不良位置を検出する検査工程に適合する検査用支持体を
提供することにある。
ジ素子を検査用基板に実装し、不良分析のための検査工
程時に、半導体素子を支持するための支持体が必要にな
る。従って、本発明の目的は、裏面が開放された半導体
パッケージ素子を検査する際に、半導体素子を支持でき
る検査用支持体を提供することにある。また、本発明の
他の目的は、裏面不良分析技術を適用して半導体素子の
不良位置を検出する検査工程に適合する検査用支持体を
提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の検査用支持体によると、半導体素子を支持
するための検査用支持体であり、前記半導体素子は、集
積回路素子が形成された活性面と、前記活性面の反対面
に位置する裏面を有する半導体チップと、前記半導体チ
ップを外部と電気的に連結する複数のリードと及び前記
半導体チップの裏面を露出させるために一部除去されて
いる裏面と、前記裏面の反対側に位置する前面とを有す
るパッケージ胴体を備え、前記パッケージ胴体の前面に
接する載置面を有し、前記半導体素子を固定させる支持
胴体と、前記半導体チップの裏面を開放させるための開
放部と、前記半導体素子の複数のリードとを接触する複
数の突出部とを有し、前記支持胴体と分離自在に連結さ
れている蓋部と、前記半導体素子の複数のリードと電気
的に連結される複数の内部ピンと、前記内部ピンと一体
に形成され、前記支持胴体を貫通して外部に突出されて
外部素子と電気的に連結される複数の外部ピンとを有す
る接続ピンと、を備えることを特徴とする。
め、本発明の検査用支持体によると、半導体素子を支持
するための検査用支持体であり、前記半導体素子は、集
積回路素子が形成された活性面と、前記活性面の反対面
に位置する裏面を有する半導体チップと、前記半導体チ
ップを外部と電気的に連結する複数のリードと及び前記
半導体チップの裏面を露出させるために一部除去されて
いる裏面と、前記裏面の反対側に位置する前面とを有す
るパッケージ胴体を備え、前記パッケージ胴体の前面に
接する載置面を有し、前記半導体素子を固定させる支持
胴体と、前記半導体チップの裏面を開放させるための開
放部と、前記半導体素子の複数のリードとを接触する複
数の突出部とを有し、前記支持胴体と分離自在に連結さ
れている蓋部と、前記半導体素子の複数のリードと電気
的に連結される複数の内部ピンと、前記内部ピンと一体
に形成され、前記支持胴体を貫通して外部に突出されて
外部素子と電気的に連結される複数の外部ピンとを有す
る接続ピンと、を備えることを特徴とする。
【００１１】また、接続ピンの内部ピンは、緩衝部を有
する。緩衝部は、半導体素子のリードが損傷されるのを
防止し、リードと内部接続ピンの接触抵抗を減少させ
る。本発明の検査用支持体は、突出部と内部接続ピンの
構造を変更することにより、ＳＯＪ、ＱＦＰ、ＳＯＰ、
ＰＬＣＣ、ＤＩＰ等のような多類型の半導体素子を効果
的に支持することができる。
する。緩衝部は、半導体素子のリードが損傷されるのを
防止し、リードと内部接続ピンの接触抵抗を減少させ
る。本発明の検査用支持体は、突出部と内部接続ピンの
構造を変更することにより、ＳＯＪ、ＱＦＰ、ＳＯＰ、
ＰＬＣＣ、ＤＩＰ等のような多類型の半導体素子を効果
的に支持することができる。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明に
よる好ましい実施例について説明する。図１及び図２
は、本発明の一実施例による半導体素子検査用支持体の
断面図及び平面図である。検査用支持体１０は、支持胴
体１１、連結部１２、蓋部１３及び接続ピン１６を含
む。支持胴体１１は、検査しようとする半導体素子２０
が載置される載置面２６を有し、支持胴体１１には、接
続ピン１６を通過させるための貫通孔が形成されてい
る。載置面２６は、半導体素子２０の外面に沿って凹設
される。支持胴体１１は、連結部１２を介して蓋部１３
と結合される。蓋部１３は、支持胴体１１から脱離可能
であり、よって、検査しようとする半導体素子２０を検
査用支持体１０に挿入することができる。蓋部１３には
開放部１４が形成されている。この開放部１４は、裏面
開放技術により露出された半導体チップ２１の裏面を開
放させるためのものである。
よる好ましい実施例について説明する。図１及び図２
は、本発明の一実施例による半導体素子検査用支持体の
断面図及び平面図である。検査用支持体１０は、支持胴
体１１、連結部１２、蓋部１３及び接続ピン１６を含
む。支持胴体１１は、検査しようとする半導体素子２０
が載置される載置面２６を有し、支持胴体１１には、接
続ピン１６を通過させるための貫通孔が形成されてい
る。載置面２６は、半導体素子２０の外面に沿って凹設
される。支持胴体１１は、連結部１２を介して蓋部１３
と結合される。蓋部１３は、支持胴体１１から脱離可能
であり、よって、検査しようとする半導体素子２０を検
査用支持体１０に挿入することができる。蓋部１３には
開放部１４が形成されている。この開放部１４は、裏面
開放技術により露出された半導体チップ２１の裏面を開
放させるためのものである。
【００１３】半導体素子２０は、半導体チップ２１、複
数のリード２２及びパッケージ胴体２３を含む。半導体
チップ２１は、集積回路素子が形成されている活性面
と、これと対向する裏面を有する。半導体素子２０は、
半導体チップ２１の活性面が下向きになるように、検査
用支持体１０に実装される。リード２２は、ボンディン
グワイヤ２４により、半導体チップ２１の活性面に形成
されている図示しない電極パッドに電気的に連結され
る。リード２２は、内部リード２２ａと、この内部リー
ド２２ａと一体に形成される外部リード２２ｂとからな
る。内部リード２２ａは、パッケージ胴体２３により封
止され、ボンディングワイヤが接合されている。そし
て、外部リード２２ｂは、パッケージ胴体２３から突出
し、接続ピン１６のような外部回路素子に半導体チップ
２１を電気的に連結させる。この際、半導体素子の外部
リード２２ｂは、パッケージ胴体２３の２辺又は４辺を
沿って突出することができる。図１に示すように、本発
明の一実施例による外部リード２２ｂは、鴎の翼状に折
曲されて、面実装型パッケージを実現する。
数のリード２２及びパッケージ胴体２３を含む。半導体
チップ２１は、集積回路素子が形成されている活性面
と、これと対向する裏面を有する。半導体素子２０は、
半導体チップ２１の活性面が下向きになるように、検査
用支持体１０に実装される。リード２２は、ボンディン
グワイヤ２４により、半導体チップ２１の活性面に形成
されている図示しない電極パッドに電気的に連結され
る。リード２２は、内部リード２２ａと、この内部リー
ド２２ａと一体に形成される外部リード２２ｂとからな
る。内部リード２２ａは、パッケージ胴体２３により封
止され、ボンディングワイヤが接合されている。そし
て、外部リード２２ｂは、パッケージ胴体２３から突出
し、接続ピン１６のような外部回路素子に半導体チップ
２１を電気的に連結させる。この際、半導体素子の外部
リード２２ｂは、パッケージ胴体２３の２辺又は４辺を
沿って突出することができる。図１に示すように、本発
明の一実施例による外部リード２２ｂは、鴎の翼状に折
曲されて、面実装型パッケージを実現する。
【００１４】半導体素子２０の裏面は、前述したような
ドリリング又はミリングによりパッケージ胴体２３の裏
面の一部を除去することにより、半導体チップ２１の裏
面を露出させるための裏面開放部２５を有する。接続ピ
ン１６は、半導体素子の外部リード２２ｂと接触する内
部ピン１８と、支持胴体１１を貫通して支持胴体の外部
に突出する外部ピン１９とを有する。内部ピン１８に
は、緩衝部１７が形成されている。緩衝部１７は、蓋部
１３の突出部１５と接続ピン１６の内部ピン１８との間
に半導体素子２０の外部リード２２ｂが噛み合われる際
に、外部リード２２ｂが損なわれることを防止するとと
もに、外部リード２２ｂと内部ピン１８間の接触抵抗を
減少させるためのものである。外部ピン１９は、開放部
１４が形成された方向と反対側に突出される。また、外
部ピン１９は、図示しない検査用基板の配線パターンと
電気的に連結され、よって、半導体素子と図示しない検
査装置間の信号伝達を可能にする。外部ピン１９の突出
方向が、開放部１４の形成方向と反対であるので、検査
用支持体１０を検査用基板に実装しても、開放部１４を
介して半導体チップ２１の裏面から熱又は光を検出する
ことにより、半導体素子の裏面不良分析を行うことがで
きる。
ドリリング又はミリングによりパッケージ胴体２３の裏
面の一部を除去することにより、半導体チップ２１の裏
面を露出させるための裏面開放部２５を有する。接続ピ
ン１６は、半導体素子の外部リード２２ｂと接触する内
部ピン１８と、支持胴体１１を貫通して支持胴体の外部
に突出する外部ピン１９とを有する。内部ピン１８に
は、緩衝部１７が形成されている。緩衝部１７は、蓋部
１３の突出部１５と接続ピン１６の内部ピン１８との間
に半導体素子２０の外部リード２２ｂが噛み合われる際
に、外部リード２２ｂが損なわれることを防止するとと
もに、外部リード２２ｂと内部ピン１８間の接触抵抗を
減少させるためのものである。外部ピン１９は、開放部
１４が形成された方向と反対側に突出される。また、外
部ピン１９は、図示しない検査用基板の配線パターンと
電気的に連結され、よって、半導体素子と図示しない検
査装置間の信号伝達を可能にする。外部ピン１９の突出
方向が、開放部１４の形成方向と反対であるので、検査
用支持体１０を検査用基板に実装しても、開放部１４を
介して半導体チップ２１の裏面から熱又は光を検出する
ことにより、半導体素子の裏面不良分析を行うことがで
きる。
【００１５】蓋部１３の開放部１４は、半導体素子２０
の裏面開放部２５より大きくなければならないし、支持
胴体１１、連結部１２及び蓋部１３は、電気絶縁体であ
る。一方、半導体チップの熱分析の際に、回路パターン
がよく現れない場合、約３０℃乃至８０℃の温度を印加
しなければならない。従って、支持胴体１１は、熱伝導
性の良いことが要求される。
の裏面開放部２５より大きくなければならないし、支持
胴体１１、連結部１２及び蓋部１３は、電気絶縁体であ
る。一方、半導体チップの熱分析の際に、回路パターン
がよく現れない場合、約３０℃乃至８０℃の温度を印加
しなければならない。従って、支持胴体１１は、熱伝導
性の良いことが要求される。
【００１６】前述した半導体素子検査用支持体は、外部
リードが外側に折曲されたＳＯＰ(Small Outline Packa
ge) 、ＴＳＯＰ(Thin ＳＯＰ) 、又は、ＱＦＰ(Quad Fl
at Package) の検査に適合する検査用支持体である。し
かし、本発明の検査用支持体は、外部リードが内側に折
曲形成された半導体素子に対しても、適用可能である。
すなわち、突出部と内部ピンの構造を変更することによ
り、本発明を適用することが可能である。例えば、図３
に示すように、半導体素子４０の外部リード４２ｂがＪ
字状に折曲された場合、接続ピン３６の内部ピン３８
は、その端部が垂直に折曲されて外部リード４２ｂと連
結され、且つ蓋部３３の突出部３５は、内部ピン３８の
垂直折曲部と接触する構造を有する検査用支持体３０を
使用する。接続ピン３６は、緩衝部３７と、支持胴体３
１を貫通して外部に突出する外部リード３９とをさらに
含む。半導体チップ４１の裏面は、蓋部３３の開放部３
４を介して外部に露出される。ここで、垂直に折曲され
た内部ピン３８が半導体チップ４１の裏面を遮断しては
ならない。
リードが外側に折曲されたＳＯＰ(Small Outline Packa
ge) 、ＴＳＯＰ(Thin ＳＯＰ) 、又は、ＱＦＰ(Quad Fl
at Package) の検査に適合する検査用支持体である。し
かし、本発明の検査用支持体は、外部リードが内側に折
曲形成された半導体素子に対しても、適用可能である。
すなわち、突出部と内部ピンの構造を変更することによ
り、本発明を適用することが可能である。例えば、図３
に示すように、半導体素子４０の外部リード４２ｂがＪ
字状に折曲された場合、接続ピン３６の内部ピン３８
は、その端部が垂直に折曲されて外部リード４２ｂと連
結され、且つ蓋部３３の突出部３５は、内部ピン３８の
垂直折曲部と接触する構造を有する検査用支持体３０を
使用する。接続ピン３６は、緩衝部３７と、支持胴体３
１を貫通して外部に突出する外部リード３９とをさらに
含む。半導体チップ４１の裏面は、蓋部３３の開放部３
４を介して外部に露出される。ここで、垂直に折曲され
た内部ピン３８が半導体チップ４１の裏面を遮断しては
ならない。
【００１７】図３に示した検査用支持体３０を使用する
と、ＰＬＣＣ(Plastic Leaded ChipCarrier) 、ＳＯＪ
(Small Outline J-leaded)のようなパッケージだけでな
く、ＤＩＰ(Dual In-line Package)のようなピン挿入型
パッケージも支持することができる。なお、検査用支持
体の蓋部は、前述のように、支持胴体から分離可能に結
合される。蓋部と支持胴体の分離方法には、図４に示す
ような完全分離方法と、図５に示すように、蓋部の一方
の端部をヒンジにより支持胴体に固定させて蓋部を開閉
する方法がある。
と、ＰＬＣＣ(Plastic Leaded ChipCarrier) 、ＳＯＪ
(Small Outline J-leaded)のようなパッケージだけでな
く、ＤＩＰ(Dual In-line Package)のようなピン挿入型
パッケージも支持することができる。なお、検査用支持
体の蓋部は、前述のように、支持胴体から分離可能に結
合される。蓋部と支持胴体の分離方法には、図４に示す
ような完全分離方法と、図５に示すように、蓋部の一方
の端部をヒンジにより支持胴体に固定させて蓋部を開閉
する方法がある。
【００１８】図４を参照すると、蓋部１３と支持胴体１
１は完全分離され、ボルト５０のような締結手段により
結合される。ボルト５０により蓋部１３を支持胴体１１
に結合させるため、蓋部１３には第１ボルト孔５１が形
成され、連結部１２には第２ボルト孔５２が形成され
る。蓋部１３と支持胴体１１が完全に分離された状態
で、検査しようとする半導体素子を支持胴体１１に搭載
する。第１、第２ボルト孔５１、５２にボルト５０を挿
入することにより、蓋部１３を支持胴体１１に締結し
て、半導体素子が接続ピン１６と電気的に連結されるよ
うにした後、半導体素子が搭載された検査用支持体を図
示しない検査用基板に実装する。
１は完全分離され、ボルト５０のような締結手段により
結合される。ボルト５０により蓋部１３を支持胴体１１
に結合させるため、蓋部１３には第１ボルト孔５１が形
成され、連結部１２には第２ボルト孔５２が形成され
る。蓋部１３と支持胴体１１が完全に分離された状態
で、検査しようとする半導体素子を支持胴体１１に搭載
する。第１、第２ボルト孔５１、５２にボルト５０を挿
入することにより、蓋部１３を支持胴体１１に締結し
て、半導体素子が接続ピン１６と電気的に連結されるよ
うにした後、半導体素子が搭載された検査用支持体を図
示しない検査用基板に実装する。
【００１９】図５を参照すると、蓋部１３の一端は、ヒ
ンジ６０のような締結手段により支持胴体１１の連結部
１２の一側に固定されている。この際、蓋部１３の他端
は、連結部の他側から分離可能であり、これにより、蓋
部１３の他端は、矢印で示したように開閉可能である。
蓋部１３の他端が開いた状態で、検査しようとする半導
体素子を支持胴体１１に搭載する。そして、蓋部１３の
他端を閉めると、半導体素子と接続ピン１６が電気的に
連結される。半導体素子が搭載された支持体を検査用基
板に実装して、裏面不良分析を進行する。
ンジ６０のような締結手段により支持胴体１１の連結部
１２の一側に固定されている。この際、蓋部１３の他端
は、連結部の他側から分離可能であり、これにより、蓋
部１３の他端は、矢印で示したように開閉可能である。
蓋部１３の他端が開いた状態で、検査しようとする半導
体素子を支持胴体１１に搭載する。そして、蓋部１３の
他端を閉めると、半導体素子と接続ピン１６が電気的に
連結される。半導体素子が搭載された支持体を検査用基
板に実装して、裏面不良分析を進行する。
【００２０】図６は、本発明の他の実施例による検査用
支持体の断面図である。検査用支持体７０は、前記実施
例の検査用支持体と同様に、支持胴体７１、連結部７
２、蓋部７３及び支持胴体を貫通する接続ピン７６を含
む。蓋部７３には、半導体素子８０の開放された裏面を
露出させるため、開放部７４が形成されている。支持胴
体７１は、半導体素子８０が載置される載置面を有し、
載置面にはゴムのような弾性体８５が取り付けられてい
る。すなわち、載置面は、前述の実施例とは別に、半導
体素子８０のパッケージ外面を沿って形成された凹部を
有しない。
支持体の断面図である。検査用支持体７０は、前記実施
例の検査用支持体と同様に、支持胴体７１、連結部７
２、蓋部７３及び支持胴体を貫通する接続ピン７６を含
む。蓋部７３には、半導体素子８０の開放された裏面を
露出させるため、開放部７４が形成されている。支持胴
体７１は、半導体素子８０が載置される載置面を有し、
載置面にはゴムのような弾性体８５が取り付けられてい
る。すなわち、載置面は、前述の実施例とは別に、半導
体素子８０のパッケージ外面を沿って形成された凹部を
有しない。
【００２１】弾性体８５には、複数の孔８６が形成され
ており、この孔８６は、基板胴体７１を貫通する真空孔
８７とお互いに連結されている。真空孔８７は、基板胴
体７１から突出する真空チューブ８８に連結される。弾
性体８５の孔８６及び真空孔８７を介して基板胴体７１
と半導体素子８０との間に真空状態を形成することにな
る。従って、半導体素子８０は、真空チューブ８８を介
して真空孔８７及び孔８６に提供される真空状態により
検査用支持体７０に固定される。
ており、この孔８６は、基板胴体７１を貫通する真空孔
８７とお互いに連結されている。真空孔８７は、基板胴
体７１から突出する真空チューブ８８に連結される。弾
性体８５の孔８６及び真空孔８７を介して基板胴体７１
と半導体素子８０との間に真空状態を形成することにな
る。従って、半導体素子８０は、真空チューブ８８を介
して真空孔８７及び孔８６に提供される真空状態により
検査用支持体７０に固定される。
【００２２】図７は、本発明による検査用支持体を用い
た裏面不良分析に使用される検査システムを示す概略図
である。検査用支持体９０には、図示しない半導体素子
が固定される。ここで、半導体チップの裏面は、半導体
パッケージ素子の裏面を一部開放することにより露出さ
れ、半導体パッケージ素子は、接続ピンにより検査用基
板９６に電気的に連結される。検査装置９８は、ケーブ
ル９７を介して検査用基板９６に連結され、マイクロプ
ロセッサを内蔵する制御器９９の制御により半導体素子
に電源信号、アドレス信号等を印加する。
た裏面不良分析に使用される検査システムを示す概略図
である。検査用支持体９０には、図示しない半導体素子
が固定される。ここで、半導体チップの裏面は、半導体
パッケージ素子の裏面を一部開放することにより露出さ
れ、半導体パッケージ素子は、接続ピンにより検査用基
板９６に電気的に連結される。検査装置９８は、ケーブ
ル９７を介して検査用基板９６に連結され、マイクロプ
ロセッサを内蔵する制御器９９の制御により半導体素子
に電源信号、アドレス信号等を印加する。
【００２３】半導体素子で不良が発生すると、レンズ９
２、赤外線カメラ９１により、その位置が検出される。
半導体素子の回路パターンの不良部分から放射された光
は、シリコン基板を通して半導体チップの裏面に到達す
る。レンズ９２は、光学顕微鏡レンズであり、このレン
ズ９２と赤外線カメラ９１により検出された不良の位置
は、ケーブル９４を介して不良分析器９５に伝送され
る。不良分析器９５は、モニター等のような画面表示装
置を備え、不良位置を画面に表示する。もし、熱分析の
際に、回路パターンが画面に正しく現れない場合は、検
査用支持体の支持胴体に熱を印加して、鮮明な画面が現
れるようにする。この際、印加する熱は、約３０℃乃至
８０℃程度の温度範囲を有する。
２、赤外線カメラ９１により、その位置が検出される。
半導体素子の回路パターンの不良部分から放射された光
は、シリコン基板を通して半導体チップの裏面に到達す
る。レンズ９２は、光学顕微鏡レンズであり、このレン
ズ９２と赤外線カメラ９１により検出された不良の位置
は、ケーブル９４を介して不良分析器９５に伝送され
る。不良分析器９５は、モニター等のような画面表示装
置を備え、不良位置を画面に表示する。もし、熱分析の
際に、回路パターンが画面に正しく現れない場合は、検
査用支持体の支持胴体に熱を印加して、鮮明な画面が現
れるようにする。この際、印加する熱は、約３０℃乃至
８０℃程度の温度範囲を有する。
【００２４】不良の位置を検出する際に赤外線カメラを
使用する理由は、赤外線領域の光が半導体素子のシリコ
ン基板を透過するので、半導体素子の回路領域から放射
された光を半導体チップの裏面で収集することができる
からである。放射顕微鏡検査法を用いた裏面不良分析の
際には、シリコン基板等が光子を吸収する程度、基板の
厚さ、基板のドーピング濃度及び、放射顕微鏡の周波数
応答等を考慮しなければならない。
使用する理由は、赤外線領域の光が半導体素子のシリコ
ン基板を透過するので、半導体素子の回路領域から放射
された光を半導体チップの裏面で収集することができる
からである。放射顕微鏡検査法を用いた裏面不良分析の
際には、シリコン基板等が光子を吸収する程度、基板の
厚さ、基板のドーピング濃度及び、放射顕微鏡の周波数
応答等を考慮しなければならない。
【００２５】
【発明の効果】以上説明したように、本発明によると、
半導体チップ裏面不良分析時において、裏面が開放され
た半導体素子を支持する検査用支持体が提供される。
半導体チップ裏面不良分析時において、裏面が開放され
た半導体素子を支持する検査用支持体が提供される。
【図１】本発明の一実施例による半導体素子検査用支持
体の断面図である。
体の断面図である。
【図２】図１に図示した検査用支持体の平面図である。
【図３】本発明の一実施例による半導体素子検査用支持
体の断面図である。
体の断面図である。
【図４】本発明による半導体素子検査用支持体の蓋部と
支持胴体の連結関係を示す部分断面図である。
支持胴体の連結関係を示す部分断面図である。
【図５】本発明による半導体素子検査用支持体の蓋部と
支持胴体の連結関係を示す部分断面図である。
支持胴体の連結関係を示す部分断面図である。
【図６】本発明の他の実施例による半導体素子検査用支
持体の断面図である。
持体の断面図である。
【図７】本発明による半導体素子検査用支持体を使用し
て裏面不良分析をするための検査システムの概略ブロッ
ク図である。
て裏面不良分析をするための検査システムの概略ブロッ
ク図である。
１０ 検査用支持体 １１ 支持胴体 １２ 連結部 １３ 蓋部 １４ 開放部 １５ 突出部 １６ 接続ピン １７ 緩衝部 １８ 内部ピン １９ 外部ピン ２０ 半導体素子 ２１ 半導体チップ ２２ リード ２２ａ 内部リード ２２ｂ 外部リード ２３ パッケージ胴体 ２４ ボンディングワイヤ ２５ 裏面開放部 ５０ ボルト ６０ ヒンジ ８５ 弾性体 ８７ 真空孔 ８８ 真空チューブ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尹 程九 大韓民国ソウル瑞草区蠶原洞73新反哺２地 区アパート101棟906号
Claims (11)
- 【請求項１】 半導体素子を支持するための検査用支持
体であって、 前記半導体素子は、集積回路素子が形成された活性面
と、前記活性面の反対側に位置する裏面とを有する半導
体チップと、前記半導体チップを外部と電気的に連結す
る複数のリード及び前記半導体チップの裏面を露出させ
るために一部除去されている裏面と、前記裏面の反対側
に位置する前面とを有するパッケージ胴体を備え、 前記パッケージ胴体の前面に接する載置面を有し、前記
半導体素子を固定させる支持胴体と、 前記半導体チップの裏面を開放させるための開放部と、
前記半導体素子の複数のリードと接触する複数の突出部
とを有し、前記支持胴体と分離自在に連結されている蓋
部と、 前記半導体素子の複数のリードと電気的に連結される複
数の内部ピンと、前記内部ピンと一体に形成され、前記
支持胴体を貫通して外部に突出されて外部素子と電気的
に連結される複数の外部ピンとを有する接続ピンと、 を備えることを特徴とする検査用支持体。 - 【請求項２】 前記載置面は、前記パッケージ胴体の外
面を沿って凹設されていることを特徴とする請求項１記
載の検査用支持体。 - 【請求項３】 前記載置面には、複数の真空孔が形成さ
れており、前記半導体素子は、真空状態により前記載置
面に固定されることを特徴とする請求項１記載の検査用
支持体。 - 【請求項４】 前記複数のリードは、前記パッケージ胴
体から突出する複数の外部リードを有し、前記外部リー
ドは、鴎の翼状に折曲され、前記突出部と前記内部ピン
の間に噛み合われることを特徴とする請求項１記載の検
査用支持体。 - 【請求項５】 前記複数のリードは、前記パッケージ胴
体から突出する複数の外部リードを有し、前記外部リー
ドは、Ｊ字状に折曲され、前記外部リードと前記突出部
の間に前記内部ピンが噛合わされることを特徴とする請
求項１記載の検査用支持体。 - 【請求項６】 前記外部ピンは、前記開放部が形成され
た方向の反対方向に突出されることを特徴とする請求項
１記載の検査用支持体。 - 【請求項７】 前記開放部は、前記半導体チップの露出
された裏面よりも大きいことを特徴とする請求項１記載
の検査用支持体。 - 【請求項８】 前記内部ピンは、緩衝部を有することを
特徴とする請求項１記載の検査用支持体。 - 【請求項９】 前記支持胴体及び蓋部は、電気絶縁性で
あることを特徴とする請求項１記載の検査用支持体。 - 【請求項１０】 前記支持胴体は、熱伝導性であること
を特徴とする請求項１記載の検査用支持体。 - 【請求項１１】 前記複数のリードは、前記パッケージ
胴体の内部に含まれる複数の内部リードを有し、前記複
数の内部リードは、前記活性面に取付けられることを特
徴とする請求項１記載の検査用支持体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038465A KR100227121B1 (ko) | 1997-08-12 | 1997-08-12 | 뒷면 개방부를 갖는 반도체 소자 검사용 지지체 |
| KR1997P38465 | 1997-08-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1164443A true JPH1164443A (ja) | 1999-03-05 |
| JP4094102B2 JP4094102B2 (ja) | 2008-06-04 |
Family
ID=19517327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03277398A Expired - Lifetime JP4094102B2 (ja) | 1997-08-12 | 1998-02-16 | 裏面開放部を有する半導体素子検査用支持体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6335629B1 (ja) |
| JP (1) | JP4094102B2 (ja) |
| KR (1) | KR100227121B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382046B2 (en) | 2003-10-07 | 2008-06-03 | Fujitsu Limited | Semiconductor device protection cover, and semiconductor device unit including the cover |
| CN109444165A (zh) * | 2018-10-29 | 2019-03-08 | 中国电子科技集团公司第十三研究所 | 芯片条显微镜检验夹具 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3388462B2 (ja) * | 1999-09-13 | 2003-03-24 | 日本電気株式会社 | 半導体チップ解析用プローバ及び半導体チップ解析装置 |
| US6686757B1 (en) * | 1999-09-30 | 2004-02-03 | Advanced Micro Devices, Inc. | Defect detection in semiconductor devices |
| US6724928B1 (en) * | 1999-12-02 | 2004-04-20 | Advanced Micro Devices, Inc. | Real-time photoemission detection system |
| US6549025B1 (en) * | 2000-07-06 | 2003-04-15 | Advanced Micro Devices, Inc. | System and method for thermal testing of circuit boards using thermal films |
| US6429028B1 (en) * | 2000-08-29 | 2002-08-06 | Dpa Labs, Incorporated | Process to remove semiconductor chips from a plastic package |
| US6624643B2 (en) * | 2000-12-08 | 2003-09-23 | Intel Corporation | Apparatus and method to read output information from a backside of a silicon device |
| US7068039B2 (en) * | 2004-04-28 | 2006-06-27 | Agilent Technologies, Inc. | Test structure embedded in a shipping and handling cover for integrated circuit sockets and method for testing integrated circuit sockets and circuit assemblies utilizing same |
| US20060067630A1 (en) * | 2004-09-30 | 2006-03-30 | Kim Brian H | Optical transceiver module |
| KR100688564B1 (ko) * | 2005-07-29 | 2007-03-02 | 삼성전자주식회사 | 반도체 칩 검사용 지그 및 이를 이용한 반도체 칩 검사방법 |
| KR100688583B1 (ko) * | 2005-12-31 | 2007-03-02 | 삼성전자주식회사 | 포토 에미션 분석 장치 및 포토 에미션 분석 방법 |
| TW200941002A (en) * | 2008-03-28 | 2009-10-01 | King Yuan Electronics Co Ltd | A socket, test device and test method for testing electronic element packages with leads |
| KR101495201B1 (ko) * | 2008-12-19 | 2015-02-24 | 삼성전자주식회사 | 테스트 핸들러용 인서트 모듈 및 이의 제조 방법 |
| CN102221670A (zh) * | 2010-04-13 | 2011-10-19 | 中芯国际集成电路制造(上海)有限公司 | 球栅阵列测试座 |
| US20120286818A1 (en) * | 2011-05-11 | 2012-11-15 | Qualcomm Incorporated | Assembly for optical backside failure analysis of wire-bonded device during electrical testing |
| DE102012009796A1 (de) * | 2012-05-18 | 2013-11-21 | Micronas Gmbh | Testsystem |
| GB2517916A (en) * | 2013-09-04 | 2015-03-11 | Sprue Safety Products Ltd | Heat detector |
| FR3079623B1 (fr) * | 2018-03-29 | 2022-04-08 | St Microelectronics Grenoble 2 | Capot pour dispositif electronique et procede de fabrication |
| KR101974172B1 (ko) | 2018-06-01 | 2019-04-30 | (주) 나노에이스 | 크기가 다른 반도체칩 검사를 위한 변위형 지지체 |
| KR20200046974A (ko) | 2018-10-26 | 2020-05-07 | (주) 나노에이스 | 회동 레버를 이용한 반도체칩의 두 코너 고정식 지지체 |
| KR102036202B1 (ko) | 2018-10-26 | 2019-10-24 | (주) 나노에이스 | 회동 레버를 이용한 반도체칩의 네 코너 고정식 지지체 |
| KR102047252B1 (ko) | 2018-12-06 | 2019-11-21 | (주) 나노에이스 | 회동레버를 이용한 반도체칩의 리드 고정식 지지체 |
| KR102060083B1 (ko) | 2019-06-27 | 2019-12-27 | (주) 나노에이스 | 자동 리턴 레버를 이용한 반도체칩 고정용 지지체 |
| US11499923B2 (en) | 2020-09-30 | 2022-11-15 | Openlight Photonics, Inc. | On-chip photonic integrated circuit optical validation |
| CN112657870A (zh) * | 2020-12-21 | 2021-04-16 | 东莞市名动智能科技有限公司 | 锂电池pack包装工序自动检测装置及检测线 |
| CN113823585B (zh) * | 2021-09-23 | 2023-10-31 | 华东光电集成器件研究所 | 一种陶瓷管壳集成电路的开盖装置 |
| CN116598199B (zh) * | 2022-12-26 | 2023-12-05 | 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） | 一种正装封装芯片的背面减薄方法 |
| CN116482517A (zh) * | 2023-05-04 | 2023-07-25 | 江苏友润微电子有限公司 | 一种集成电路测试连接装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3391383A (en) * | 1966-06-20 | 1968-07-02 | Hughes Aircraft Co | Electrical connector for integrated circuit elements |
| US4312117A (en) * | 1977-09-01 | 1982-01-26 | Raytheon Company | Integrated test and assembly device |
| US5798652A (en) * | 1993-11-23 | 1998-08-25 | Semicoa Semiconductors | Method of batch testing surface mount devices using a substrate edge connector |
| US5583445A (en) * | 1994-02-04 | 1996-12-10 | Hughes Aircraft Company | Opto-electronic membrane probe |
| US5926027A (en) * | 1995-09-28 | 1999-07-20 | Bumb, Jr.; Frank E. | Apparatus and method for testing a device |
| US5838159A (en) * | 1996-03-22 | 1998-11-17 | Sun Microsystems, Inc. | Chip carrier to allow electron beam probing and FIB modifications |
-
1997
- 1997-08-12 KR KR1019970038465A patent/KR100227121B1/ko not_active IP Right Cessation
-
1998
- 1998-02-16 JP JP03277398A patent/JP4094102B2/ja not_active Expired - Lifetime
- 1998-07-15 US US09/115,910 patent/US6335629B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382046B2 (en) | 2003-10-07 | 2008-06-03 | Fujitsu Limited | Semiconductor device protection cover, and semiconductor device unit including the cover |
| US7807481B2 (en) | 2003-10-07 | 2010-10-05 | Fujitsu Semiconductor Limited | Method of semiconductor device protection, package of semiconductor device |
| US8164181B2 (en) | 2003-10-07 | 2012-04-24 | Fujitsu Semiconductor Limited | Semiconductor device packaging structure |
| US8268670B2 (en) | 2003-10-07 | 2012-09-18 | Fujitsu Semiconductor Limited | Method of semiconductor device protection |
| CN109444165A (zh) * | 2018-10-29 | 2019-03-08 | 中国电子科技集团公司第十三研究所 | 芯片条显微镜检验夹具 |
| CN109444165B (zh) * | 2018-10-29 | 2021-06-15 | 中国电子科技集团公司第十三研究所 | 芯片条显微镜检验夹具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4094102B2 (ja) | 2008-06-04 |
| US6335629B1 (en) | 2002-01-01 |
| KR100227121B1 (ko) | 1999-10-15 |
| KR19990016043A (ko) | 1999-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4094102B2 (ja) | 裏面開放部を有する半導体素子検査用支持体 | |
| US6605951B1 (en) | Interconnector and method of connecting probes to a die for functional analysis | |
| JPH07111993B2 (ja) | 電子チップの非破壊電気検査方法 | |
| US6395580B1 (en) | Backside failure analysis for BGA package | |
| KR100270888B1 (ko) | 노운 굿 다이 제조장치 | |
| JPS59134841A (ja) | 電子部品へのボンデイングのためのオン・ライン検査方法およびシステム | |
| US6433360B1 (en) | Structure and method of testing failed or returned die to determine failure location and type | |
| US6255124B1 (en) | Test arrangement and method for thinned flip chip IC | |
| KR100688564B1 (ko) | 반도체 칩 검사용 지그 및 이를 이용한 반도체 칩 검사방법 | |
| JPH10270501A (ja) | 半導体装置の検査方法 | |
| US6405359B1 (en) | Method for backside failure analysis requiring simple bias conditions | |
| JP2557583B2 (ja) | 半導体装置用チップ寿命テスト装置 | |
| US6124144A (en) | Metal electrode mask in a method of fault failure analysis and characterization of semiconductor devices | |
| JP2737774B2 (ja) | ウェハテスタ | |
| KR100744029B1 (ko) | 페키지된 반도체 칩의 디캡 방법 | |
| JP3310930B2 (ja) | プローブカード | |
| US6241907B1 (en) | Method and system for providing a package for decapsulating a chip-scale package | |
| JP2967774B2 (ja) | 半導体装置の不良解析方法および不良解析装置 | |
| US6674153B2 (en) | Semiconductor device utilizing pad to pad wire interconnection for improving detection of failed region on the device | |
| JPH1117057A (ja) | 検査パッド付きｂｇａ型半導体装置 | |
| JP2001281305A (ja) | 半導体チップ組立体及びこれを用いた半導体チップの裏面解析方法 | |
| JP2851778B2 (ja) | ソケット装置 | |
| JPH1194903A (ja) | チップサイズパッケージ半導体の不良解析方法 | |
| JPH1041306A (ja) | 半導体装置 | |
| JP2003066116A (ja) | 故障解析用半導体パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070524 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070821 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070824 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080305 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 5 |