JP4094102B2 - 裏面開放部を有する半導体素子検査用支持体 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの裏面不良分析時に半導体チップパッケージを支持するに使用される検査用支持体に関し、より詳しくは、半導体チップの裏面を露出させるための開放部と、この開放部と反対方向に突出され、半導体素子の外部リードと電気的に連結される接続ピンとを有する検査用支持体に関するものである。
【０００２】
【従来の技術】
半導体集積回路素子の不良分析としては、高温部検出技術(hot spot detection technique)が広く使用される。高温部検出技術には、放射顕微鏡検査法（ＥＭＳ ; Emission MicroScopy）、液晶法(liquid crystal)及びＯＢＩＣ法(Optical Beam Induced Current)がある。放射顕微鏡検査法は、不良の位置を捜すために電源電圧を素子に印加した後、不良部位から発生される光子と熱放出部位を外部から検出する方法である。この際、赤外線領域の光を収集する。
【０００３】
しかしながら、回路配置が複雑な素子、多層金属膜を使用した素子、又は、半導体チップの活性面が下方に向くようにするフリップチップ実装技術を適用した素子の場合、従来の前面不良分析技術を適用できない。その理由は、素子内で実際に不良が発生する部分は、電源供給バスラインまたは多層金属層の下部に位置し、又はフリップチップパッケージの場合は、チップの活性面を露出させることができないからである。特に、最近リードフレームのリードがチップの活性面上に取り付けられるリードオンチップ（ＬＯＣ）パッケージがメモリ素子などに広く適用されている。このようなＬＯＣ構造のパッケージでは、チップの活性面がリードフレームのリードに隠されているので、前面不良分析技術を適用することは不可能である。
【０００４】
そこで、裏面不良分析技術を利用して不良が発生した位置を検知し、その原因を分析する技術が開発された。裏面不良分析技術は、例えば、「″Functional Failure Analysis Technology from Backside of VLSI Chip ″, by T.Ishii and K. Miyamoto, Proceedings of the 20th International Symposium for Testing and Failure Analysis, 1994, p.p.41-47 」，「″Failure Analysis From Back Side of Die″, by N. M. Wu et. al, ISTFA 1996, p.p.393-399 」及び「″Intelligent Defect Localization Methodology Through the Use of Photoemission Spectral Analysis″, by Sang-Sik LEE et. al, ISTFA 1995, p.p.22-27 」に開示されている。
【０００５】
このような裏面不良分析技術を適用するためには、半導体パッケージ素子の裏面を開放する裏面開放が先行されなければならない。裏面開放は、パッケージの前面を開放してチップの活性面を露出させる前面開放より難しい。その理由は、半導体チップが取り付けられるダイパッドを除去し、且つ、ダイパッドと半導体チップを接着させる接着剤を除去し、また、シリコン基板の厚さを薄くするためにチップの裏面を研磨しなければならないからである。
【０００６】
裏面開放工程は、通常、次のように進行される。まず、パッケージの裏面を一部除去してダイパッドを開放する。ダイパッドを除去した後、チップの裏面に取り付けられた接着剤を除去し、アセトン等で洗浄する。さらに、チップの厚さを薄くするためにチップの裏面を研削し、１μｍ以上のサイズを有するスクラッチを除去するためにチップの裏面を研磨した後、チップの裏面を洗浄する。
【０００７】
パッケージの裏面を開放するために、窒素または硫酸を用いた湿式エッチング法又はドリリング(drilling)やミリング(milling) 器具を使用することができる。ドリリングやミリング器具を用いた裏面開放工程は、次のように行われる。まず、ミリングマシンまたはハンドドリルを利用して、ダイパッドが露出されるまでパッケージ胴体の裏面を研削してパッケージ胴体の裏面を開放させる。ここで、パッケージの裏面における開放部位は、ダイパッドのサイズとほぼ同一であるように設定される。電気伝導性を向上させるため、ダイパッドと半導体チップの裏面間に取り付けられている銀（Ag）のような金属は、刀や尖ったピンセット等で除去する。ダイパッドにチップを取り付けるため使用された接着剤は、綿棒のような道具を使用してアセトンで容易に除去できる。半導体チップの厚さをより薄くするためには、ダイヤモンドチップ(tip) 等を使用して半導体チップの裏面を研磨する。
【０００８】
【発明が解決しようとする課題】
裏面が開放された半導体素子に対して、高温部検出技術を使用して裏面不良分析を行うためには、検査装置と連結される検査用基板に、半導体パッケージ素子を実装すべきである。検査用基板は、半導体素子の外部リードに電気的に接続される配線パターンを有する。ところが、裏面が開放された半導体素子の場合、半導体素子の裏面が配線パターンが形成された検査用基板の上面に取り付けられるように、半導体素子を検査用基板に実装すると、半導体素子の開放された裏面が露出されないので、裏面不良分析技術を適用できない。
【０００９】
そこで、裏面が開放された半導体パッケージ素子を検査用基板に実装し、不良分析のための検査工程時に、半導体素子を支持するための支持体が必要になる。
従って、本発明の目的は、裏面が開放された半導体パッケージ素子を検査する際に、半導体素子を支持できる検査用支持体を提供することにある。
また、本発明の他の目的は、裏面不良分析技術を適用して半導体素子の不良位置を検出する検査工程に適合する検査用支持体を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の検査用支持体によると、裏面が開放された半導体素子に対する裏面不良分析を行うための検査用支持体であり、前記半導体素子は、集積回路素子が形成された活性面と、前記活性面の反対面に位置する裏面を有する半導体チップと、前記半導体チップを外部と電気的に連結する複数のリードと、前記半導体チップの裏面を露出させるために一部除去されている裏面と前記裏面の反対側に位置する前面とを有するパッケージ胴体とを備え、
前記パッケージ胴体の前面に接する載置面を有し、前記半導体素子を固定させる支持胴体と、
前記半導体チップの裏面を開放させるための開放部と、前記半導体素子の複数のリードとを接触する複数の突出部とを有し、前記半導体素子の裏面不良分析の際に、前記半導体素子の不良部分から放射され、前記半導体チップの裏面に到達した光が前記開放部を通過することにより不良発生位置の検出を可能にし、前記支持胴体と分離自在に連結されている蓋部と、
前記半導体素子の複数のリードと電気的に連結される複数の内部ピンと、前記内部ピンと一体に形成され、前記支持胴体を貫通して外部に突出されて外部素子と電気的に連結される複数の外部ピンとを有する接続ピンと、
を備えることを特徴とする。
【００１１】
また、接続ピンの内部ピンは、緩衝部を有する。緩衝部は、半導体素子のリードが損傷されるのを防止し、リードと内部接続ピンの接触抵抗を減少させる。
本発明の検査用支持体は、突出部と内部接続ピンの構造を変更することにより、ＳＯＪ、ＱＦＰ、ＳＯＰ、ＰＬＣＣ、ＤＩＰ等のような多類型の半導体素子を効果的に支持することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、本発明による好ましい実施例について説明する。
図１及び図２は、本発明の一実施例による半導体素子検査用支持体の断面図及び平面図である。検査用支持体１０は、支持胴体１１、連結部１２、蓋部１３及び接続ピン１６を含む。支持胴体１１は、検査しようとする半導体素子２０が載置される載置面２６を有し、支持胴体１１には、接続ピン１６を通過させるための貫通孔が形成されている。載置面２６は、半導体素子２０の外面に沿って凹設される。支持胴体１１は、連結部１２を介して蓋部１３と結合される。蓋部１３は、支持胴体１１から脱離可能であり、よって、検査しようとする半導体素子２０を検査用支持体１０に挿入することができる。蓋部１３には開放部１４が形成されている。この開放部１４は、裏面開放技術により露出された半導体チップ２１の裏面を開放させるためのものである。
【００１３】
半導体素子２０は、半導体チップ２１、複数のリード２２及びパッケージ胴体２３を含む。半導体チップ２１は、集積回路素子が形成されている活性面と、これと対向する裏面を有する。半導体素子２０は、半導体チップ２１の活性面が下向きになるように、検査用支持体１０に実装される。リード２２は、ボンディングワイヤ２４により、半導体チップ２１の活性面に形成されている図示しない電極パッドに電気的に連結される。リード２２は、内部リード２２ａと、この内部リード２２ａと一体に形成される外部リード２２ｂとからなる。内部リード２２ａは、パッケージ胴体２３により封止され、ボンディングワイヤが接合されている。そして、外部リード２２ｂは、パッケージ胴体２３から突出し、接続ピン１６のような外部回路素子に半導体チップ２１を電気的に連結させる。この際、半導体素子の外部リード２２ｂは、パッケージ胴体２３の２辺又は４辺を沿って突出することができる。図１に示すように、本発明の一実施例による外部リード２２ｂは、鴎の翼状に折曲されて、面実装型パッケージを実現する。
【００１４】
半導体素子２０の裏面は、前述したようなドリリング又はミリングによりパッケージ胴体２３の裏面の一部を除去することにより、半導体チップ２１の裏面を露出させるための裏面開放部２５を有する。
接続ピン１６は、半導体素子の外部リード２２ｂと接触する内部ピン１８と、支持胴体１１を貫通して支持胴体の外部に突出する外部ピン１９とを有する。内部ピン１８には、緩衝部１７が形成されている。緩衝部１７は、蓋部１３の突出部１５と接続ピン１６の内部ピン１８との間に半導体素子２０の外部リード２２ｂが噛み合われる際に、外部リード２２ｂが損なわれることを防止するとともに、外部リード２２ｂと内部ピン１８間の接触抵抗を減少させるためのものである。外部ピン１９は、開放部１４が形成された方向と反対側に突出される。また、外部ピン１９は、図示しない検査用基板の配線パターンと電気的に連結され、よって、半導体素子と図示しない検査装置間の信号伝達を可能にする。外部ピン１９の突出方向が、開放部１４の形成方向と反対であるので、検査用支持体１０を検査用基板に実装しても、開放部１４を介して半導体チップ２１の裏面から熱又は光を検出することにより、半導体素子の裏面不良分析を行うことができる。
【００１５】
蓋部１３の開放部１４は、半導体素子２０の裏面開放部２５より大きくなければならないし、支持胴体１１、連結部１２及び蓋部１３は、電気絶縁体である。一方、半導体チップの熱分析の際に、回路パターンがよく現れない場合、約３０℃乃至８０℃の温度を印加しなければならない。従って、支持胴体１１は、熱伝導性の良いことが要求される。
【００１６】
前述した半導体素子検査用支持体は、外部リードが外側に折曲されたＳＯＰ(Small Outline Package) 、ＴＳＯＰ(Thin ＳＯＰ) 、又は、ＱＦＰ(Quad Flat Package) の検査に適合する検査用支持体である。しかし、本発明の検査用支持体は、外部リードが内側に折曲形成された半導体素子に対しても、適用可能である。すなわち、突出部と内部ピンの構造を変更することにより、本発明を適用することが可能である。例えば、図３に示すように、半導体素子４０の外部リード４２ｂがＪ字状に折曲された場合、接続ピン３６の内部ピン３８は、その端部が垂直に折曲されて外部リード４２ｂと連結され、且つ蓋部３３の突出部３５は、内部ピン３８の垂直折曲部と接触する構造を有する検査用支持体３０を使用する。接続ピン３６は、緩衝部３７と、支持胴体３１を貫通して外部に突出する外部リード３９とをさらに含む。半導体チップ４１の裏面は、蓋部３３の開放部３４を介して外部に露出される。ここで、垂直に折曲された内部ピン３８が半導体チップ４１の裏面を遮断してはならない。
【００１７】
図３に示した検査用支持体３０を使用すると、ＰＬＣＣ(Plastic Leaded Chip Carrier) 、ＳＯＪ(Small Outline J-leaded)のようなパッケージだけでなく、ＤＩＰ(Dual In-line Package)のようなピン挿入型パッケージも支持することができる。
なお、検査用支持体の蓋部は、前述のように、支持胴体から分離可能に結合される。蓋部と支持胴体の分離方法には、図４に示すような完全分離方法と、図５に示すように、蓋部の一方の端部をヒンジにより支持胴体に固定させて蓋部を開閉する方法がある。
【００１８】
図４を参照すると、蓋部１３と支持胴体１１は完全分離され、ボルト５０のような締結手段により結合される。ボルト５０により蓋部１３を支持胴体１１に結合させるため、蓋部１３には第１ボルト孔５１が形成され、連結部１２には第２ボルト孔５２が形成される。蓋部１３と支持胴体１１が完全に分離された状態で、検査しようとする半導体素子を支持胴体１１に搭載する。第１、第２ボルト孔５１、５２にボルト５０を挿入することにより、蓋部１３を支持胴体１１に締結して、半導体素子が接続ピン１６と電気的に連結されるようにした後、半導体素子が搭載された検査用支持体を図示しない検査用基板に実装する。
【００１９】
図５を参照すると、蓋部１３の一端は、ヒンジ６０のような締結手段により支持胴体１１の連結部１２の一側に固定されている。この際、蓋部１３の他端は、連結部の他側から分離可能であり、これにより、蓋部１３の他端は、矢印で示したように開閉可能である。蓋部１３の他端が開いた状態で、検査しようとする半導体素子を支持胴体１１に搭載する。そして、蓋部１３の他端を閉めると、半導体素子と接続ピン１６が電気的に連結される。半導体素子が搭載された支持体を検査用基板に実装して、裏面不良分析を進行する。
【００２０】
図６は、本発明の他の実施例による検査用支持体の断面図である。検査用支持体７０は、前記実施例の検査用支持体と同様に、支持胴体７１、連結部７２、蓋部７３及び支持胴体を貫通する接続ピン７６を含む。蓋部７３には、半導体素子８０の開放された裏面を露出させるため、開放部７４が形成されている。
支持胴体７１は、半導体素子８０が載置される載置面を有し、載置面にはゴムのような弾性体８５が取り付けられている。すなわち、載置面は、前述の実施例とは別に、半導体素子８０のパッケージ外面を沿って形成された凹部を有しない。
【００２１】
弾性体８５には、複数の孔８６が形成されており、この孔８６は、基板胴体７１を貫通する真空孔８７とお互いに連結されている。真空孔８７は、基板胴体７１から突出する真空チューブ８８に連結される。弾性体８５の孔８６及び真空孔８７を介して基板胴体７１と半導体素子８０との間に真空状態を形成することになる。従って、半導体素子８０は、真空チューブ８８を介して真空孔８７及び孔８６に提供される真空状態により検査用支持体７０に固定される。
【００２２】
図７は、本発明による検査用支持体を用いた裏面不良分析に使用される検査システムを示す概略図である。検査用支持体９０には、図示しない半導体素子が固定される。ここで、半導体チップの裏面は、半導体パッケージ素子の裏面を一部開放することにより露出され、半導体パッケージ素子は、接続ピンにより検査用基板９６に電気的に連結される。検査装置９８は、ケーブル９７を介して検査用基板９６に連結され、マイクロプロセッサを内蔵する制御器９９の制御により半導体素子に電源信号、アドレス信号等を印加する。
【００２３】
半導体素子で不良が発生すると、レンズ９２、赤外線カメラ９１により、その位置が検出される。半導体素子の回路パターンの不良部分から放射された光は、シリコン基板を通して半導体チップの裏面に到達する。レンズ９２は、光学顕微鏡レンズであり、このレンズ９２と赤外線カメラ９１により検出された不良の位置は、ケーブル９４を介して不良分析器９５に伝送される。不良分析器９５は、モニター等のような画面表示装置を備え、不良位置を画面に表示する。もし、熱分析の際に、回路パターンが画面に正しく現れない場合は、検査用支持体の支持胴体に熱を印加して、鮮明な画面が現れるようにする。この際、印加する熱は、約３０℃乃至８０℃程度の温度範囲を有する。
【００２４】
不良の位置を検出する際に赤外線カメラを使用する理由は、赤外線領域の光が半導体素子のシリコン基板を透過するので、半導体素子の回路領域から放射された光を半導体チップの裏面で収集することができるからである。放射顕微鏡検査法を用いた裏面不良分析の際には、シリコン基板等が光子を吸収する程度、基板の厚さ、基板のドーピング濃度及び、放射顕微鏡の周波数応答等を考慮しなければならない。
【００２５】
【発明の効果】
以上説明したように、本発明によると、半導体チップ裏面不良分析時において、裏面が開放された半導体素子を支持する検査用支持体が提供される。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体素子検査用支持体の断面図である。
【図２】図１に図示した検査用支持体の平面図である。
【図３】本発明の一実施例による半導体素子検査用支持体の断面図である。
【図４】本発明による半導体素子検査用支持体の蓋部と支持胴体の連結関係を示す部分断面図である。
【図５】本発明による半導体素子検査用支持体の蓋部と支持胴体の連結関係を示す部分断面図である。
【図６】本発明の他の実施例による半導体素子検査用支持体の断面図である。
【図７】本発明による半導体素子検査用支持体を使用して裏面不良分析をするための検査システムの概略ブロック図である。
【符号の説明】
１０ 検査用支持体
１１ 支持胴体
１２ 連結部
１３ 蓋部
１４ 開放部
１５ 突出部
１６ 接続ピン
１７ 緩衝部
１８ 内部ピン
１９ 外部ピン
２０ 半導体素子
２１ 半導体チップ
２２ リード
２２ａ 内部リード
２２ｂ 外部リード
２３ パッケージ胴体
２４ ボンディングワイヤ
２５ 裏面開放部
５０ ボルト
６０ ヒンジ
８５ 弾性体
８７ 真空孔
８８ 真空チューブ
【発明の属する技術分野】
本発明は、半導体チップの裏面不良分析時に半導体チップパッケージを支持するに使用される検査用支持体に関し、より詳しくは、半導体チップの裏面を露出させるための開放部と、この開放部と反対方向に突出され、半導体素子の外部リードと電気的に連結される接続ピンとを有する検査用支持体に関するものである。
【０００２】
【従来の技術】
半導体集積回路素子の不良分析としては、高温部検出技術(hot spot detection technique)が広く使用される。高温部検出技術には、放射顕微鏡検査法（ＥＭＳ ; Emission MicroScopy）、液晶法(liquid crystal)及びＯＢＩＣ法(Optical Beam Induced Current)がある。放射顕微鏡検査法は、不良の位置を捜すために電源電圧を素子に印加した後、不良部位から発生される光子と熱放出部位を外部から検出する方法である。この際、赤外線領域の光を収集する。
【０００３】
しかしながら、回路配置が複雑な素子、多層金属膜を使用した素子、又は、半導体チップの活性面が下方に向くようにするフリップチップ実装技術を適用した素子の場合、従来の前面不良分析技術を適用できない。その理由は、素子内で実際に不良が発生する部分は、電源供給バスラインまたは多層金属層の下部に位置し、又はフリップチップパッケージの場合は、チップの活性面を露出させることができないからである。特に、最近リードフレームのリードがチップの活性面上に取り付けられるリードオンチップ（ＬＯＣ）パッケージがメモリ素子などに広く適用されている。このようなＬＯＣ構造のパッケージでは、チップの活性面がリードフレームのリードに隠されているので、前面不良分析技術を適用することは不可能である。
【０００４】
そこで、裏面不良分析技術を利用して不良が発生した位置を検知し、その原因を分析する技術が開発された。裏面不良分析技術は、例えば、「″Functional Failure Analysis Technology from Backside of VLSI Chip ″, by T.Ishii and K. Miyamoto, Proceedings of the 20th International Symposium for Testing and Failure Analysis, 1994, p.p.41-47 」，「″Failure Analysis From Back Side of Die″, by N. M. Wu et. al, ISTFA 1996, p.p.393-399 」及び「″Intelligent Defect Localization Methodology Through the Use of Photoemission Spectral Analysis″, by Sang-Sik LEE et. al, ISTFA 1995, p.p.22-27 」に開示されている。
【０００５】
このような裏面不良分析技術を適用するためには、半導体パッケージ素子の裏面を開放する裏面開放が先行されなければならない。裏面開放は、パッケージの前面を開放してチップの活性面を露出させる前面開放より難しい。その理由は、半導体チップが取り付けられるダイパッドを除去し、且つ、ダイパッドと半導体チップを接着させる接着剤を除去し、また、シリコン基板の厚さを薄くするためにチップの裏面を研磨しなければならないからである。
【０００６】
裏面開放工程は、通常、次のように進行される。まず、パッケージの裏面を一部除去してダイパッドを開放する。ダイパッドを除去した後、チップの裏面に取り付けられた接着剤を除去し、アセトン等で洗浄する。さらに、チップの厚さを薄くするためにチップの裏面を研削し、１μｍ以上のサイズを有するスクラッチを除去するためにチップの裏面を研磨した後、チップの裏面を洗浄する。
【０００７】
パッケージの裏面を開放するために、窒素または硫酸を用いた湿式エッチング法又はドリリング(drilling)やミリング(milling) 器具を使用することができる。ドリリングやミリング器具を用いた裏面開放工程は、次のように行われる。まず、ミリングマシンまたはハンドドリルを利用して、ダイパッドが露出されるまでパッケージ胴体の裏面を研削してパッケージ胴体の裏面を開放させる。ここで、パッケージの裏面における開放部位は、ダイパッドのサイズとほぼ同一であるように設定される。電気伝導性を向上させるため、ダイパッドと半導体チップの裏面間に取り付けられている銀（Ag）のような金属は、刀や尖ったピンセット等で除去する。ダイパッドにチップを取り付けるため使用された接着剤は、綿棒のような道具を使用してアセトンで容易に除去できる。半導体チップの厚さをより薄くするためには、ダイヤモンドチップ(tip) 等を使用して半導体チップの裏面を研磨する。
【０００８】
【発明が解決しようとする課題】
裏面が開放された半導体素子に対して、高温部検出技術を使用して裏面不良分析を行うためには、検査装置と連結される検査用基板に、半導体パッケージ素子を実装すべきである。検査用基板は、半導体素子の外部リードに電気的に接続される配線パターンを有する。ところが、裏面が開放された半導体素子の場合、半導体素子の裏面が配線パターンが形成された検査用基板の上面に取り付けられるように、半導体素子を検査用基板に実装すると、半導体素子の開放された裏面が露出されないので、裏面不良分析技術を適用できない。
【０００９】
そこで、裏面が開放された半導体パッケージ素子を検査用基板に実装し、不良分析のための検査工程時に、半導体素子を支持するための支持体が必要になる。
従って、本発明の目的は、裏面が開放された半導体パッケージ素子を検査する際に、半導体素子を支持できる検査用支持体を提供することにある。
また、本発明の他の目的は、裏面不良分析技術を適用して半導体素子の不良位置を検出する検査工程に適合する検査用支持体を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の検査用支持体によると、裏面が開放された半導体素子に対する裏面不良分析を行うための検査用支持体であり、前記半導体素子は、集積回路素子が形成された活性面と、前記活性面の反対面に位置する裏面を有する半導体チップと、前記半導体チップを外部と電気的に連結する複数のリードと、前記半導体チップの裏面を露出させるために一部除去されている裏面と前記裏面の反対側に位置する前面とを有するパッケージ胴体とを備え、
前記パッケージ胴体の前面に接する載置面を有し、前記半導体素子を固定させる支持胴体と、
前記半導体チップの裏面を開放させるための開放部と、前記半導体素子の複数のリードとを接触する複数の突出部とを有し、前記半導体素子の裏面不良分析の際に、前記半導体素子の不良部分から放射され、前記半導体チップの裏面に到達した光が前記開放部を通過することにより不良発生位置の検出を可能にし、前記支持胴体と分離自在に連結されている蓋部と、
前記半導体素子の複数のリードと電気的に連結される複数の内部ピンと、前記内部ピンと一体に形成され、前記支持胴体を貫通して外部に突出されて外部素子と電気的に連結される複数の外部ピンとを有する接続ピンと、
を備えることを特徴とする。
【００１１】
また、接続ピンの内部ピンは、緩衝部を有する。緩衝部は、半導体素子のリードが損傷されるのを防止し、リードと内部接続ピンの接触抵抗を減少させる。
本発明の検査用支持体は、突出部と内部接続ピンの構造を変更することにより、ＳＯＪ、ＱＦＰ、ＳＯＰ、ＰＬＣＣ、ＤＩＰ等のような多類型の半導体素子を効果的に支持することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、本発明による好ましい実施例について説明する。
図１及び図２は、本発明の一実施例による半導体素子検査用支持体の断面図及び平面図である。検査用支持体１０は、支持胴体１１、連結部１２、蓋部１３及び接続ピン１６を含む。支持胴体１１は、検査しようとする半導体素子２０が載置される載置面２６を有し、支持胴体１１には、接続ピン１６を通過させるための貫通孔が形成されている。載置面２６は、半導体素子２０の外面に沿って凹設される。支持胴体１１は、連結部１２を介して蓋部１３と結合される。蓋部１３は、支持胴体１１から脱離可能であり、よって、検査しようとする半導体素子２０を検査用支持体１０に挿入することができる。蓋部１３には開放部１４が形成されている。この開放部１４は、裏面開放技術により露出された半導体チップ２１の裏面を開放させるためのものである。
【００１３】
半導体素子２０は、半導体チップ２１、複数のリード２２及びパッケージ胴体２３を含む。半導体チップ２１は、集積回路素子が形成されている活性面と、これと対向する裏面を有する。半導体素子２０は、半導体チップ２１の活性面が下向きになるように、検査用支持体１０に実装される。リード２２は、ボンディングワイヤ２４により、半導体チップ２１の活性面に形成されている図示しない電極パッドに電気的に連結される。リード２２は、内部リード２２ａと、この内部リード２２ａと一体に形成される外部リード２２ｂとからなる。内部リード２２ａは、パッケージ胴体２３により封止され、ボンディングワイヤが接合されている。そして、外部リード２２ｂは、パッケージ胴体２３から突出し、接続ピン１６のような外部回路素子に半導体チップ２１を電気的に連結させる。この際、半導体素子の外部リード２２ｂは、パッケージ胴体２３の２辺又は４辺を沿って突出することができる。図１に示すように、本発明の一実施例による外部リード２２ｂは、鴎の翼状に折曲されて、面実装型パッケージを実現する。
【００１４】
半導体素子２０の裏面は、前述したようなドリリング又はミリングによりパッケージ胴体２３の裏面の一部を除去することにより、半導体チップ２１の裏面を露出させるための裏面開放部２５を有する。
接続ピン１６は、半導体素子の外部リード２２ｂと接触する内部ピン１８と、支持胴体１１を貫通して支持胴体の外部に突出する外部ピン１９とを有する。内部ピン１８には、緩衝部１７が形成されている。緩衝部１７は、蓋部１３の突出部１５と接続ピン１６の内部ピン１８との間に半導体素子２０の外部リード２２ｂが噛み合われる際に、外部リード２２ｂが損なわれることを防止するとともに、外部リード２２ｂと内部ピン１８間の接触抵抗を減少させるためのものである。外部ピン１９は、開放部１４が形成された方向と反対側に突出される。また、外部ピン１９は、図示しない検査用基板の配線パターンと電気的に連結され、よって、半導体素子と図示しない検査装置間の信号伝達を可能にする。外部ピン１９の突出方向が、開放部１４の形成方向と反対であるので、検査用支持体１０を検査用基板に実装しても、開放部１４を介して半導体チップ２１の裏面から熱又は光を検出することにより、半導体素子の裏面不良分析を行うことができる。
【００１５】
蓋部１３の開放部１４は、半導体素子２０の裏面開放部２５より大きくなければならないし、支持胴体１１、連結部１２及び蓋部１３は、電気絶縁体である。一方、半導体チップの熱分析の際に、回路パターンがよく現れない場合、約３０℃乃至８０℃の温度を印加しなければならない。従って、支持胴体１１は、熱伝導性の良いことが要求される。
【００１６】
前述した半導体素子検査用支持体は、外部リードが外側に折曲されたＳＯＰ(Small Outline Package) 、ＴＳＯＰ(Thin ＳＯＰ) 、又は、ＱＦＰ(Quad Flat Package) の検査に適合する検査用支持体である。しかし、本発明の検査用支持体は、外部リードが内側に折曲形成された半導体素子に対しても、適用可能である。すなわち、突出部と内部ピンの構造を変更することにより、本発明を適用することが可能である。例えば、図３に示すように、半導体素子４０の外部リード４２ｂがＪ字状に折曲された場合、接続ピン３６の内部ピン３８は、その端部が垂直に折曲されて外部リード４２ｂと連結され、且つ蓋部３３の突出部３５は、内部ピン３８の垂直折曲部と接触する構造を有する検査用支持体３０を使用する。接続ピン３６は、緩衝部３７と、支持胴体３１を貫通して外部に突出する外部リード３９とをさらに含む。半導体チップ４１の裏面は、蓋部３３の開放部３４を介して外部に露出される。ここで、垂直に折曲された内部ピン３８が半導体チップ４１の裏面を遮断してはならない。
【００１７】
図３に示した検査用支持体３０を使用すると、ＰＬＣＣ(Plastic Leaded Chip Carrier) 、ＳＯＪ(Small Outline J-leaded)のようなパッケージだけでなく、ＤＩＰ(Dual In-line Package)のようなピン挿入型パッケージも支持することができる。
なお、検査用支持体の蓋部は、前述のように、支持胴体から分離可能に結合される。蓋部と支持胴体の分離方法には、図４に示すような完全分離方法と、図５に示すように、蓋部の一方の端部をヒンジにより支持胴体に固定させて蓋部を開閉する方法がある。
【００１８】
図４を参照すると、蓋部１３と支持胴体１１は完全分離され、ボルト５０のような締結手段により結合される。ボルト５０により蓋部１３を支持胴体１１に結合させるため、蓋部１３には第１ボルト孔５１が形成され、連結部１２には第２ボルト孔５２が形成される。蓋部１３と支持胴体１１が完全に分離された状態で、検査しようとする半導体素子を支持胴体１１に搭載する。第１、第２ボルト孔５１、５２にボルト５０を挿入することにより、蓋部１３を支持胴体１１に締結して、半導体素子が接続ピン１６と電気的に連結されるようにした後、半導体素子が搭載された検査用支持体を図示しない検査用基板に実装する。
【００１９】
図５を参照すると、蓋部１３の一端は、ヒンジ６０のような締結手段により支持胴体１１の連結部１２の一側に固定されている。この際、蓋部１３の他端は、連結部の他側から分離可能であり、これにより、蓋部１３の他端は、矢印で示したように開閉可能である。蓋部１３の他端が開いた状態で、検査しようとする半導体素子を支持胴体１１に搭載する。そして、蓋部１３の他端を閉めると、半導体素子と接続ピン１６が電気的に連結される。半導体素子が搭載された支持体を検査用基板に実装して、裏面不良分析を進行する。
【００２０】
図６は、本発明の他の実施例による検査用支持体の断面図である。検査用支持体７０は、前記実施例の検査用支持体と同様に、支持胴体７１、連結部７２、蓋部７３及び支持胴体を貫通する接続ピン７６を含む。蓋部７３には、半導体素子８０の開放された裏面を露出させるため、開放部７４が形成されている。
支持胴体７１は、半導体素子８０が載置される載置面を有し、載置面にはゴムのような弾性体８５が取り付けられている。すなわち、載置面は、前述の実施例とは別に、半導体素子８０のパッケージ外面を沿って形成された凹部を有しない。
【００２１】
弾性体８５には、複数の孔８６が形成されており、この孔８６は、基板胴体７１を貫通する真空孔８７とお互いに連結されている。真空孔８７は、基板胴体７１から突出する真空チューブ８８に連結される。弾性体８５の孔８６及び真空孔８７を介して基板胴体７１と半導体素子８０との間に真空状態を形成することになる。従って、半導体素子８０は、真空チューブ８８を介して真空孔８７及び孔８６に提供される真空状態により検査用支持体７０に固定される。
【００２２】
図７は、本発明による検査用支持体を用いた裏面不良分析に使用される検査システムを示す概略図である。検査用支持体９０には、図示しない半導体素子が固定される。ここで、半導体チップの裏面は、半導体パッケージ素子の裏面を一部開放することにより露出され、半導体パッケージ素子は、接続ピンにより検査用基板９６に電気的に連結される。検査装置９８は、ケーブル９７を介して検査用基板９６に連結され、マイクロプロセッサを内蔵する制御器９９の制御により半導体素子に電源信号、アドレス信号等を印加する。
【００２３】
半導体素子で不良が発生すると、レンズ９２、赤外線カメラ９１により、その位置が検出される。半導体素子の回路パターンの不良部分から放射された光は、シリコン基板を通して半導体チップの裏面に到達する。レンズ９２は、光学顕微鏡レンズであり、このレンズ９２と赤外線カメラ９１により検出された不良の位置は、ケーブル９４を介して不良分析器９５に伝送される。不良分析器９５は、モニター等のような画面表示装置を備え、不良位置を画面に表示する。もし、熱分析の際に、回路パターンが画面に正しく現れない場合は、検査用支持体の支持胴体に熱を印加して、鮮明な画面が現れるようにする。この際、印加する熱は、約３０℃乃至８０℃程度の温度範囲を有する。
【００２４】
不良の位置を検出する際に赤外線カメラを使用する理由は、赤外線領域の光が半導体素子のシリコン基板を透過するので、半導体素子の回路領域から放射された光を半導体チップの裏面で収集することができるからである。放射顕微鏡検査法を用いた裏面不良分析の際には、シリコン基板等が光子を吸収する程度、基板の厚さ、基板のドーピング濃度及び、放射顕微鏡の周波数応答等を考慮しなければならない。
【００２５】
【発明の効果】
以上説明したように、本発明によると、半導体チップ裏面不良分析時において、裏面が開放された半導体素子を支持する検査用支持体が提供される。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体素子検査用支持体の断面図である。
【図２】図１に図示した検査用支持体の平面図である。
【図３】本発明の一実施例による半導体素子検査用支持体の断面図である。
【図４】本発明による半導体素子検査用支持体の蓋部と支持胴体の連結関係を示す部分断面図である。
【図５】本発明による半導体素子検査用支持体の蓋部と支持胴体の連結関係を示す部分断面図である。
【図６】本発明の他の実施例による半導体素子検査用支持体の断面図である。
【図７】本発明による半導体素子検査用支持体を使用して裏面不良分析をするための検査システムの概略ブロック図である。
【符号の説明】
１０ 検査用支持体
１１ 支持胴体
１２ 連結部
１３ 蓋部
１４ 開放部
１５ 突出部
１６ 接続ピン
１７ 緩衝部
１８ 内部ピン
１９ 外部ピン
２０ 半導体素子
２１ 半導体チップ
２２ リード
２２ａ 内部リード
２２ｂ 外部リード
２３ パッケージ胴体
２４ ボンディングワイヤ
２５ 裏面開放部
５０ ボルト
６０ ヒンジ
８５ 弾性体
８７ 真空孔
８８ 真空チューブ
Claims (11)
- 裏面が開放された半導体素子に対する裏面不良分析を行うための検査用支持体であって、
前記半導体素子は、集積回路素子が形成された活性面と前記活性面の反対側に位置する裏面とを有する半導体チップと、前記半導体チップを外部と電気的に連結する複数のリードと、前記半導体チップの裏面を露出させるために一部除去されている裏面と前記裏面の反対側に位置する前面とを有するパッケージ胴体とを備え、
前記パッケージ胴体の前面に接する載置面を有し、前記半導体素子を固定させる支持胴体と、
前記半導体チップの裏面を開放させるための開放部と、前記半導体素子の複数のリードと接触する複数の突出部とを有し、前記半導体素子の裏面不良分析の際に、前記半導体素子の不良部分から放射され、前記半導体チップの裏面に到達した光が前記開放部を通過することにより不良発生位置の検出を可能にし、前記支持胴体と分離自在に連結されている蓋部と、
前記半導体素子の複数のリードと電気的に連結される複数の内部ピンと、前記内部ピンと一体に形成され、前記支持胴体を貫通して外部に突出されて外部素子と電気的に連結される複数の外部ピンとを有する接続ピンと、
を備えることを特徴とする検査用支持体。 - 前記載置面は、前記パッケージ胴体の外面を沿って凹設されていることを特徴とする請求項１記載の検査用支持体。
- 前記載置面には、複数の真空孔が形成されており、前記半導体素子は、真空状態により前記載置面に固定されることを特徴とする請求項１記載の検査用支持体。
- 前記複数のリードは、前記パッケージ胴体から突出する複数の外部リードを有し、前記外部リードは、鴎の翼状に折曲され、前記突出部と前記内部ピンの間に噛み合われることを特徴とする請求項１記載の検査用支持体。
- 前記複数のリードは、前記パッケージ胴体から突出する複数の外部リードを有し、前記外部リードは、Ｊ字状に折曲され、前記外部リードと前記突出部の間に前記内部ピンが噛合わされることを特徴とする請求項１記載の検査用支持体。
- 前記外部ピンは、前記開放部が形成された方向の反対方向に突出されることを特徴とする請求項１記載の検査用支持体。
- 前記開放部は、前記半導体チップの露出された裏面よりも大きいことを特徴とする請求項１記載の検査用支持体。
- 前記内部ピンは、緩衝部を有することを特徴とする請求項１記載の検査用支持体。
- 前記支持胴体及び蓋部は、電気絶縁性であることを特徴とする請求項１記載の検査用支持体。
- 前記支持胴体は、熱伝導性であることを特徴とする請求項１記載の検査用支持体。
- 前記複数のリードは、前記パッケージ胴体の内部に含まれる複数の内部リードを有し、前記複数の内部リードは、前記活性面に取付けられることを特徴とする請求項１記載の検査用支持体。
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