JPH11287840A - 半導体装置の不良解析方法および不良解析装置 - Google Patents
半導体装置の不良解析方法および不良解析装置Info
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- JPH11287840A JPH11287840A JP10088625A JP8862598A JPH11287840A JP H11287840 A JPH11287840 A JP H11287840A JP 10088625 A JP10088625 A JP 10088625A JP 8862598 A JP8862598 A JP 8862598A JP H11287840 A JPH11287840 A JP H11287840A
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 特殊な治具を最小限に抑え、共通の治具で多
種の集積回路の裏面解析を可能にして、解析コストの低
減と解析に要する時間の短縮を図り、また薄く研磨され
たチップに対する給電と高解像対物レンズの使用を可能
にして、高感度で高解像の裏面解析を可能にする。 【解決手段】 電極４に対して半導体チップ５をフリッ
プチップ方式で装着し、基板周辺の電極２をプロービン
グして、集積回路を駆動させ、半導体チップ５の裏面か
ら異常を検出する。プロービングと同じ側から半導体チ
ップ５の裏面解析が行えるので、通常のステージ８で裏
面解析が可能になる。基板周辺の電極２の配置は規格化
してあるので、寸法の異なる半導体チップに対しても、
同じプローブカードでプロービングできる。
種の集積回路の裏面解析を可能にして、解析コストの低
減と解析に要する時間の短縮を図り、また薄く研磨され
たチップに対する給電と高解像対物レンズの使用を可能
にして、高感度で高解像の裏面解析を可能にする。 【解決手段】 電極４に対して半導体チップ５をフリッ
プチップ方式で装着し、基板周辺の電極２をプロービン
グして、集積回路を駆動させ、半導体チップ５の裏面か
ら異常を検出する。プロービングと同じ側から半導体チ
ップ５の裏面解析が行えるので、通常のステージ８で裏
面解析が可能になる。基板周辺の電極２の配置は規格化
してあるので、寸法の異なる半導体チップに対しても、
同じプローブカードでプロービングできる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の評価
用治具に関し、特に半導体装置の裏面解析用基板に関す
る。
用治具に関し、特に半導体装置の裏面解析用基板に関す
る。
【０００２】
【従来の技術】半導体集積回路の大規模化に伴い、多層
配線化が進み、金属配線に覆われたチップ表面から故障
箇所を特定することが困難になってきており、このよう
な集積回路の故障解析手法として、半導体に対する透過
率の高い赤外域の光を利用した、ＥＭＳ（Ｅｍｉｓｓｉ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）法、ＯＢＩＣ（Ｏｐｔｉ
ｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒｒｅｎｔ）
法などにより、チップ裏面から不良個所を検出する手法
（裏面解析手法）が行われている。
配線化が進み、金属配線に覆われたチップ表面から故障
箇所を特定することが困難になってきており、このよう
な集積回路の故障解析手法として、半導体に対する透過
率の高い赤外域の光を利用した、ＥＭＳ（Ｅｍｉｓｓｉ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）法、ＯＢＩＣ（Ｏｐｔｉ
ｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒｒｅｎｔ）
法などにより、チップ裏面から不良個所を検出する手法
（裏面解析手法）が行われている。
【０００３】裏面解析手法においては、集積回路の表面
から電源電圧や信号の入力を行った上で、裏面から光学
的に観察できるような形態の試料を準備する必要があ
り、例えば、以下のような方法が採られている。
から電源電圧や信号の入力を行った上で、裏面から光学
的に観察できるような形態の試料を準備する必要があ
り、例えば、以下のような方法が採られている。
【０００４】図１１は、チップまたはウェハ状態で、プ
ローブカード等のプロービングにより電源電圧や信号入
力を行う裏面解析手法の第１の従来例である。チップの
裏側から光学的な解析ができるように開口部が設けられ
たステージ８に、チップ５をセットし、チップ表面の電
極６にプローブ９を当てて集積回路に電源電圧や信号の
入力を行う。この状態で、裏面解析装置１０により、ス
テージ８の開口部およびチップ５の半導体基板を通し
て、チップ５の表面に形成されている集積回路の異常を
検出する。
ローブカード等のプロービングにより電源電圧や信号入
力を行う裏面解析手法の第１の従来例である。チップの
裏側から光学的な解析ができるように開口部が設けられ
たステージ８に、チップ５をセットし、チップ表面の電
極６にプローブ９を当てて集積回路に電源電圧や信号の
入力を行う。この状態で、裏面解析装置１０により、ス
テージ８の開口部およびチップ５の半導体基板を通し
て、チップ５の表面に形成されている集積回路の異常を
検出する。
【０００５】図１２は、チップをパッケージに組み立て
た上で行う裏面解析手法の第２の従来例である。チップ
５は、その表面に形成された電極６とリード１３とをボ
ンディングワイヤ１２で接続して、プラスチック樹脂等
の比較的加工の容易なパッケージ１１に組み立てた後、
裏面解析が可能なように部分的に開封して、チップ５の
裏面を露出させる。パッケージ１１は、裏面解析が可能
な開口部が設けられたソケット１４にセットし、ソケッ
ト１４を介して集積回路に電源電圧や信号の入力を行
う。この状態で、ソケット１４とパッケージ１１の開口
部およびチップ５の半導体基板を通して、チップ５の表
面に形成されている集積回路の異常を、裏面解析装置１
０により検出する。
た上で行う裏面解析手法の第２の従来例である。チップ
５は、その表面に形成された電極６とリード１３とをボ
ンディングワイヤ１２で接続して、プラスチック樹脂等
の比較的加工の容易なパッケージ１１に組み立てた後、
裏面解析が可能なように部分的に開封して、チップ５の
裏面を露出させる。パッケージ１１は、裏面解析が可能
な開口部が設けられたソケット１４にセットし、ソケッ
ト１４を介して集積回路に電源電圧や信号の入力を行
う。この状態で、ソケット１４とパッケージ１１の開口
部およびチップ５の半導体基板を通して、チップ５の表
面に形成されている集積回路の異常を、裏面解析装置１
０により検出する。
【０００６】
【発明が解決しようとする課題】上述した従来の裏面解
析手法の第１の問題点は、プロービングの際、チップ裏
面が観察可能な開口部が設けられている特殊なステージ
を必要とするため、解析に掛かるコストが高くなるとい
うことである。通常市販されているプロービング装置
は、裏面解析用に設計されておらず、ステージのウェハ
吸着能力を低下させるような開口部が設けられることは
無く、また、裏面解析装置を設置できるようなスペース
も設けられてはいないためである。
析手法の第１の問題点は、プロービングの際、チップ裏
面が観察可能な開口部が設けられている特殊なステージ
を必要とするため、解析に掛かるコストが高くなるとい
うことである。通常市販されているプロービング装置
は、裏面解析用に設計されておらず、ステージのウェハ
吸着能力を低下させるような開口部が設けられることは
無く、また、裏面解析装置を設置できるようなスペース
も設けられてはいないためである。
【０００７】また、第２の問題点は、ウェハの機械的強
度がプローブの荷重に耐えられなくなるため、プロービ
ングの荷重を可能な限り抑えたプローブカードを用いた
としても、数百ピン以上のプロービングを行うことが困
難なことである。
度がプローブの荷重に耐えられなくなるため、プロービ
ングの荷重を可能な限り抑えたプローブカードを用いた
としても、数百ピン以上のプロービングを行うことが困
難なことである。
【０００８】裏面解析のためには、ウェハ裏面を開放状
態にしてプロービングを行う必要があり、プロービング
の荷重はウェハまたはチップ周辺で支えられることにな
る。ウェハ周辺で支える構造より、解析する該当チップ
周辺のみで支える方が強度的には有利であり、チップ周
辺にプロービング領域が設けられたチップに対しては、
その内側のみが開口されたステージを用いることでプロ
ービング荷重をステージ上で支えることも可能である。
しかしながら、サイズの異なるチップに対して、開口面
積の異なるステージを用意する必要があり、解析コスト
が高くなる上、ステージ作成の時間により解析に要する
時間が長くなるという問題が発生する。また、チップ全
面にプロービングするようなフリップチップ実装用のチ
ップには、適用することはできない。
態にしてプロービングを行う必要があり、プロービング
の荷重はウェハまたはチップ周辺で支えられることにな
る。ウェハ周辺で支える構造より、解析する該当チップ
周辺のみで支える方が強度的には有利であり、チップ周
辺にプロービング領域が設けられたチップに対しては、
その内側のみが開口されたステージを用いることでプロ
ービング荷重をステージ上で支えることも可能である。
しかしながら、サイズの異なるチップに対して、開口面
積の異なるステージを用意する必要があり、解析コスト
が高くなる上、ステージ作成の時間により解析に要する
時間が長くなるという問題が発生する。また、チップ全
面にプロービングするようなフリップチップ実装用のチ
ップには、適用することはできない。
【０００９】また、第３の問題点は、ウェハの機械的強
度がプローブの荷重に耐えられず、ウェハを薄く加工す
ることができないため、多ピンのプロービングによるＥ
ＭＳ法では、高精度な解析が困難になることである。
度がプローブの荷重に耐えられず、ウェハを薄く加工す
ることができないため、多ピンのプロービングによるＥ
ＭＳ法では、高精度な解析が困難になることである。
【００１０】ＥＭＳ法のように、半導体基板を透過して
くる光を検出する場合、半導体基板はより薄くした方が
光の減衰を抑えられ、検出感度は高くなるが、基板を薄
くすることは、機械的強度の低下を招き、プロービング
可能なピン数が更に制限されることになる。
くる光を検出する場合、半導体基板はより薄くした方が
光の減衰を抑えられ、検出感度は高くなるが、基板を薄
くすることは、機械的強度の低下を招き、プロービング
可能なピン数が更に制限されることになる。
【００１１】さらに、第４の問題点は、チップサイズや
電極配置が、各々の集積回路や、その時々の技術水準に
応じて適切に選択されており、不良解析の便宜までは考
慮されていないため、プローブカードを、サイズや電極
配置の異なるチップに対し、各々用意する必要があり、
解析コストが高くなる上、プローブカード作成の時間に
より解析に要する時間が長くなるということである。
電極配置が、各々の集積回路や、その時々の技術水準に
応じて適切に選択されており、不良解析の便宜までは考
慮されていないため、プローブカードを、サイズや電極
配置の異なるチップに対し、各々用意する必要があり、
解析コストが高くなる上、プローブカード作成の時間に
より解析に要する時間が長くなるということである。
【００１２】また、第５の問題点は、上述した第１〜第
４の問題点を避けるために、パッケージに実装して解析
する場合でも、チップをパッケージに実装する際、チッ
プ裏面を鑞財で固定した上でボンディングを行う必要が
あり、チップ裏面を開放したまま実装することが困難で
あるため、チップ裏面を開封した上で研磨する必要があ
り、解析に要する時間が長くなるということである。
４の問題点を避けるために、パッケージに実装して解析
する場合でも、チップをパッケージに実装する際、チッ
プ裏面を鑞財で固定した上でボンディングを行う必要が
あり、チップ裏面を開放したまま実装することが困難で
あるため、チップ裏面を開封した上で研磨する必要があ
り、解析に要する時間が長くなるということである。
【００１３】また、第６の問題点は、上述した第１〜第
４の問題点を避けるために、パッケージに実装して電源
電圧や信号入力を行う際、パッケージが、チップのサイ
ズや用途、および、その時々の技術水準に応じて適切に
選択されており、不良解析の便宜までは考慮されておら
ず、また、通常のソケットが、裏面解析用の開口部を設
けて設計されていないため、そのまま裏面解析用に利用
することはできない場合が多く、そのためチップ裏面に
観察可能な開口部が設けられている特殊なソケットを必
要とし、ソケットを、サイズや構造の異なるパッケージ
に対し、各々用意する必要があり、解析コストが高くな
る上、ソケット作成の時間により解析に要する時間が長
くなるということである。
４の問題点を避けるために、パッケージに実装して電源
電圧や信号入力を行う際、パッケージが、チップのサイ
ズや用途、および、その時々の技術水準に応じて適切に
選択されており、不良解析の便宜までは考慮されておら
ず、また、通常のソケットが、裏面解析用の開口部を設
けて設計されていないため、そのまま裏面解析用に利用
することはできない場合が多く、そのためチップ裏面に
観察可能な開口部が設けられている特殊なソケットを必
要とし、ソケットを、サイズや構造の異なるパッケージ
に対し、各々用意する必要があり、解析コストが高くな
る上、ソケット作成の時間により解析に要する時間が長
くなるということである。
【００１４】さらに、第７の問題点は、高解像度の対物
レンズを用いた場合、動作距離が短くなるため、対物レ
ンズと半導体チップとの距離を十分に小さくする必要が
あるが、ステージ、ソケット、パッケージの開口部を十
分大きくできず、ステージの厚さ、またはソケットとパ
ッケージの厚さ以上にレンズを近づけることが困難なた
め、裏面解析装置に高解像度の対物レンズが使用でき
ず、高解像の解析が困難であることである。
レンズを用いた場合、動作距離が短くなるため、対物レ
ンズと半導体チップとの距離を十分に小さくする必要が
あるが、ステージ、ソケット、パッケージの開口部を十
分大きくできず、ステージの厚さ、またはソケットとパ
ッケージの厚さ以上にレンズを近づけることが困難なた
め、裏面解析装置に高解像度の対物レンズが使用でき
ず、高解像の解析が困難であることである。
【００１５】ステージの場合は、面積の広い半導体ウェ
ハを対象とするため、開口部を広げることはできるが、
第２、第３の問題点の制限が厳しくなる。
ハを対象とするため、開口部を広げることはできるが、
第２、第３の問題点の制限が厳しくなる。
【００１６】本発明の目的は、特殊な治具を最小限に抑
え、共通の治具で多種の半導体集積回路の裏面解析を可
能にすることにより、解析コストの低減と解析に要する
時間の短縮を可能にすること、および機械的強度の低い
薄く研磨されたチップに対する給電と高解像度の対物レ
ンズの使用を同時に可能にすることにより、高感度で高
解像の裏面解析を可能にする半導体装置の裏面解析用基
板を提供することにある。
え、共通の治具で多種の半導体集積回路の裏面解析を可
能にすることにより、解析コストの低減と解析に要する
時間の短縮を可能にすること、および機械的強度の低い
薄く研磨されたチップに対する給電と高解像度の対物レ
ンズの使用を同時に可能にすることにより、高感度で高
解像の裏面解析を可能にする半導体装置の裏面解析用基
板を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、プローブカー
ドやパッケージに対して接続可能なように寸法的に規格
化された複数の電極が周辺領域に設けられ、フリップチ
ップ方式で半導体チップと接続を行うための電極が中央
領域に設けられ、少なくとも半導体チップ上に形成され
ている集積回路を駆動するために必要な電極に接続され
る中央領域の電極が周辺領域の電極と配線で電気的に接
続されていることを特徴とする。
ドやパッケージに対して接続可能なように寸法的に規格
化された複数の電極が周辺領域に設けられ、フリップチ
ップ方式で半導体チップと接続を行うための電極が中央
領域に設けられ、少なくとも半導体チップ上に形成され
ている集積回路を駆動するために必要な電極に接続され
る中央領域の電極が周辺領域の電極と配線で電気的に接
続されていることを特徴とする。
【００１８】本発明の裏面解析用基板に対してプロービ
ングやボンディングを行うことにより、プローブカード
やパッケージと半導体チップとを電気的に接続し、プロ
ーブカードやパッケージから電源電圧や信号を入力して
半導体チップ上に形成されている集積回路を駆動させ、
半導体チップ裏面から集積回路の異常を検出する。
ングやボンディングを行うことにより、プローブカード
やパッケージと半導体チップとを電気的に接続し、プロ
ーブカードやパッケージから電源電圧や信号を入力して
半導体チップ上に形成されている集積回路を駆動させ、
半導体チップ裏面から集積回路の異常を検出する。
【００１９】半導体チップは裏面解析用基板に対しフリ
ップチップ方式で実装されるので、半導体チップの裏面
が裏面解析用基板の表面方向と一致するようになり、通
常の表面解析と同様、プロービングやボンディングを行
う面と同じ側から解析ができるようになる。
ップチップ方式で実装されるので、半導体チップの裏面
が裏面解析用基板の表面方向と一致するようになり、通
常の表面解析と同様、プロービングやボンディングを行
う面と同じ側から解析ができるようになる。
【００２０】プロービングやボンディングは裏面解析用
基板に対して行われるため、半導体チップにダメージを
与えることなく、集積回路を駆動することが可能にな
り、薄く研磨された機械的強度の低い半導体チップの解
析も可能になるので、ＥＭＳ法による高感度の解析が可
能になる。
基板に対して行われるため、半導体チップにダメージを
与えることなく、集積回路を駆動することが可能にな
り、薄く研磨された機械的強度の低い半導体チップの解
析も可能になるので、ＥＭＳ法による高感度の解析が可
能になる。
【００２１】フリップチップ方式で実装された半導体チ
ップは、チップ周辺が開放された状態になるため、チッ
プ裏面に対物レンズを十分近づけることが可能になるの
で、動作距離の短い高解像度の対物レンズが使用できる
ようになり、高解像の裏面解析が可能になる。
ップは、チップ周辺が開放された状態になるため、チッ
プ裏面に対物レンズを十分近づけることが可能になるの
で、動作距離の短い高解像度の対物レンズが使用できる
ようになり、高解像の裏面解析が可能になる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２３】図１は、本発明の実施の形態を示す裏面解
析用基板の平面図である。図１に示す裏面解析用基板
は、基板１上の周辺領域に寸法的に規格化されて配置さ
れた複数の金属電極２が設けられ、基板１上の中央領域
に、解析対象となる半導体チップとフリップチップ方式
で接続を行うために半導体チップの電極配置に合わせて
配置された複数の金属電極４が設けられ、更に、この中
央領域の金属電極４の内、少なくとも半導体チップ内に
形成されている集積回路を駆動するために必要な電極
が、周辺領域の金属電極２と金属配線３で電気的に接続
されている。
析用基板の平面図である。図１に示す裏面解析用基板
は、基板１上の周辺領域に寸法的に規格化されて配置さ
れた複数の金属電極２が設けられ、基板１上の中央領域
に、解析対象となる半導体チップとフリップチップ方式
で接続を行うために半導体チップの電極配置に合わせて
配置された複数の金属電極４が設けられ、更に、この中
央領域の金属電極４の内、少なくとも半導体チップ内に
形成されている集積回路を駆動するために必要な電極
が、周辺領域の金属電極２と金属配線３で電気的に接続
されている。
【００２４】基板周辺領域の金属電極２は、半導体チッ
プをフリップチップ方式で実装した状態で、プロービン
グやボンディングによる電気的接続が図れる必要があ
り、解析対象となる半導体チップの内、最大寸法のチッ
プが占める中央領域に対して外側の領域に、プロービン
グやボンディングに支障のないような寸法で規格化され
て配置されている。
プをフリップチップ方式で実装した状態で、プロービン
グやボンディングによる電気的接続が図れる必要があ
り、解析対象となる半導体チップの内、最大寸法のチッ
プが占める中央領域に対して外側の領域に、プロービン
グやボンディングに支障のないような寸法で規格化され
て配置されている。
【００２５】基板周辺領域の電極２の数は、解析対象と
なる半導体チップ内に形成されている集積回路を駆動す
るために必要な電極数の内、最も多い電極数以上になる
ように規格化されている。
なる半導体チップ内に形成されている集積回路を駆動す
るために必要な電極数の内、最も多い電極数以上になる
ように規格化されている。
【００２６】次に、この実施の形態の動作について説明
する。基板中央領域の金属電極４に対し、半導体チップ
をフリップチップ方式で装着し、基板周辺領域の金属電
極２に対し、プロービングまたはボンディングを行うこ
とで、プローブカードやパッケージと半導体チップとを
電気的に接続し、プローブカードやパッケージから電源
電圧や信号を入力して半導体チップ上に形成されている
集積回路を駆動させ、半導体チップ裏面から集積回路の
異常を検出する。
する。基板中央領域の金属電極４に対し、半導体チップ
をフリップチップ方式で装着し、基板周辺領域の金属電
極２に対し、プロービングまたはボンディングを行うこ
とで、プローブカードやパッケージと半導体チップとを
電気的に接続し、プローブカードやパッケージから電源
電圧や信号を入力して半導体チップ上に形成されている
集積回路を駆動させ、半導体チップ裏面から集積回路の
異常を検出する。
【００２７】半導体チップは、基板１に対しフリップチ
ップ方式で実装されるので、半導体チップの裏面が基板
１の表面方向と一致し、通常の表面解析と同様に、プロ
ービングやボンディングを行う面と同じ側から解析が行
えるので、通常のプロービング装置やパッケージで裏面
解析を行うことができる。
ップ方式で実装されるので、半導体チップの裏面が基板
１の表面方向と一致し、通常の表面解析と同様に、プロ
ービングやボンディングを行う面と同じ側から解析が行
えるので、通常のプロービング装置やパッケージで裏面
解析を行うことができる。
【００２８】また、基板周辺領域の電極２は、寸法的に
規格化されて配置しているので、異なる半導体チップに
対しても、同じプローブカードやパッケージで裏面解析
を行うことができる。
規格化されて配置しているので、異なる半導体チップに
対しても、同じプローブカードやパッケージで裏面解析
を行うことができる。
【００２９】
【実施例】次に、本発明の第１の実施例について図１〜
図４を参照して説明する。図２は、解析対象となる半導
体チップの平面図であり、図３は、第１の実施例を説明
するための半導体チップと裏面解析用基板の断面図であ
り、図４は、第１の実施例を説明するための半導体チッ
プを接続した裏面解析用基板の断面図である。
図４を参照して説明する。図２は、解析対象となる半導
体チップの平面図であり、図３は、第１の実施例を説明
するための半導体チップと裏面解析用基板の断面図であ
り、図４は、第１の実施例を説明するための半導体チッ
プを接続した裏面解析用基板の断面図である。
【００３０】図１に示すように、基板１上の周辺領域に
は、寸法的に規格化されて配置された複数の金属電極２
が設けられている。基板１上の中央領域には、解析対象
となる図２の半導体チップ５とフリップチップ方式で接
続を行うために半導体チップ５の金属電極６の配置に合
わせて配置された複数の金属電極４が設けられている。
更に、この中央領域の金属電極４は、周辺領域の金属電
極２と金属配線３で電気的に接続されている。
は、寸法的に規格化されて配置された複数の金属電極２
が設けられている。基板１上の中央領域には、解析対象
となる図２の半導体チップ５とフリップチップ方式で接
続を行うために半導体チップ５の金属電極６の配置に合
わせて配置された複数の金属電極４が設けられている。
更に、この中央領域の金属電極４は、周辺領域の金属電
極２と金属配線３で電気的に接続されている。
【００３１】図３に示すように、中央領域の金属電極４
には、半導体チップ５の金属電極６と接続するためのバ
ンプ電極７を形成しておく。これにより、フリップチッ
プ方式での実装を前提として製造されていない半導体チ
ップでも、基板１上にフリップチップ方式で実装するこ
とができる。
には、半導体チップ５の金属電極６と接続するためのバ
ンプ電極７を形成しておく。これにより、フリップチッ
プ方式での実装を前提として製造されていない半導体チ
ップでも、基板１上にフリップチップ方式で実装するこ
とができる。
【００３２】半導体チップ５は、基板１の表面に裏返し
た状態で装着され、図４に示すように、基板１の中央領
域の金属電極４に対し、バンプ電極７を介して電気的に
接続される。これにより、図１の基板周辺の金属電極Ａ
〜Ｐは、各々、図２の半導体チップ５上の金属電極Ａ〜
Ｐに電気的に接続されることになり、基板周辺の金属電
極Ａ〜Ｐに電源電圧や信号を入力することにより、半導
体チップ５内に形成されている集積回路を駆動すること
ができるようになる。
た状態で装着され、図４に示すように、基板１の中央領
域の金属電極４に対し、バンプ電極７を介して電気的に
接続される。これにより、図１の基板周辺の金属電極Ａ
〜Ｐは、各々、図２の半導体チップ５上の金属電極Ａ〜
Ｐに電気的に接続されることになり、基板周辺の金属電
極Ａ〜Ｐに電源電圧や信号を入力することにより、半導
体チップ５内に形成されている集積回路を駆動すること
ができるようになる。
【００３３】基板１を半導体ウェハで製造すれば、絶縁
膜と金属配線が形成可能な通常の半導体製造ラインで容
易に製造することができる。また、解析対象となる半導
体チップの設計データを利用して基板１を設計すれば、
設計にかかる時間が短縮できる上、半導体チップの製造
工場内で設計から製造までを行えるようになるので、基
板１の製造コストが低減できる。
膜と金属配線が形成可能な通常の半導体製造ラインで容
易に製造することができる。また、解析対象となる半導
体チップの設計データを利用して基板１を設計すれば、
設計にかかる時間が短縮できる上、半導体チップの製造
工場内で設計から製造までを行えるようになるので、基
板１の製造コストが低減できる。
【００３４】金属配線３による接続は、中央領域の金属
電極４全てに対して行う必要は無く、少なくとも半導体
チップ５内に形成されている集積回路を駆動するために
必要な電極が接続されていれば良い。このようにして配
線数を低減することは、基板１を多層構造で製造しなけ
ればならないような場合に、配線層を低減できる場合が
あり、基板１の製造に要する時間の短縮が可能になる。
電極４全てに対して行う必要は無く、少なくとも半導体
チップ５内に形成されている集積回路を駆動するために
必要な電極が接続されていれば良い。このようにして配
線数を低減することは、基板１を多層構造で製造しなけ
ればならないような場合に、配線層を低減できる場合が
あり、基板１の製造に要する時間の短縮が可能になる。
【００３５】基板周辺領域の電極２は、半導体チップ５
をフリップチップ方式で実装した状態で、プロービング
やボンディングによる電気的接続が図れるように、解析
対象として想定される半導体チップの内、最大寸法のチ
ップが占める中央領域に対して外側の領域に、プロービ
ングやボンディングに支障のないような寸法で規格化し
て配置しておく。
をフリップチップ方式で実装した状態で、プロービング
やボンディングによる電気的接続が図れるように、解析
対象として想定される半導体チップの内、最大寸法のチ
ップが占める中央領域に対して外側の領域に、プロービ
ングやボンディングに支障のないような寸法で規格化し
て配置しておく。
【００３６】また、基板周辺領域の電極２の数は、解析
対象となる半導体チップ内に形成されている集積回路を
駆動するために必要な電極数の内、最も多い電極数以上
になるように規格化しておく。このように基板周辺領域
の電極２を規格化しておくことにより、解析対象となる
半導体チップに応じて、基板を製造するのみで、異なる
半導体チップに対しても、同一のプローブカードや同種
のパッケージで裏面解析を行うことができるようになる
ので、解析コストの低減、解析に要する時間の短縮が可
能となる。
対象となる半導体チップ内に形成されている集積回路を
駆動するために必要な電極数の内、最も多い電極数以上
になるように規格化しておく。このように基板周辺領域
の電極２を規格化しておくことにより、解析対象となる
半導体チップに応じて、基板を製造するのみで、異なる
半導体チップに対しても、同一のプローブカードや同種
のパッケージで裏面解析を行うことができるようになる
ので、解析コストの低減、解析に要する時間の短縮が可
能となる。
【００３７】第１の実施例では、基板側の金属電極４に
バンプ電極７を形成しておいたが、半導体チップ５がフ
リップチップ方式での実装を前提に製造されている場合
で、半導体チップ側にバンプ電極が形成されている場合
は、必ずしも基板側にバンプ電極を形成しておく必要は
ない。
バンプ電極７を形成しておいたが、半導体チップ５がフ
リップチップ方式での実装を前提に製造されている場合
で、半導体チップ側にバンプ電極が形成されている場合
は、必ずしも基板側にバンプ電極を形成しておく必要は
ない。
【００３８】次に、本発明の第２の実施例について図５
〜図８を参照して説明する。
〜図８を参照して説明する。
【００３９】図５は、第２の実施例を示す裏面解析用基
板の平面図であり、図６は、解析対象となる半導体チッ
プの平面図であり、図７は、第２の実施例を説明するた
めの半導体チップと裏面解析用基板の断面図であり、図
８は、第２の実施例を説明するための半導体チップを接
続した裏面解析用基板の断面図である。
板の平面図であり、図６は、解析対象となる半導体チッ
プの平面図であり、図７は、第２の実施例を説明するた
めの半導体チップと裏面解析用基板の断面図であり、図
８は、第２の実施例を説明するための半導体チップを接
続した裏面解析用基板の断面図である。
【００４０】図５に示すように、基板１上の周辺領域に
は、寸法的に規格化されて配置された複数の金属電極２
が設けられている。基板１上の中央領域には、解析対象
となる図６の半導体チップ５とフリップチップ方式で接
続を行うために半導体チップ５の金属電極６の配置に合
わせて配置された複数の金属電極４が設けられている。
更に、この中央領域の金属電極４は、周辺領域の金属電
極２と金属配線３で電気的に接続されており、半導体チ
ップ５を実装すると、図５の基板周辺の金属電極Ａ〜Ｐ
から図６の半導体チップ５上の金属電極Ａ〜Ｐに電源電
圧や信号を入力して、半導体チップ５内に形成されてい
る集積回路を駆動することができるようになる。
は、寸法的に規格化されて配置された複数の金属電極２
が設けられている。基板１上の中央領域には、解析対象
となる図６の半導体チップ５とフリップチップ方式で接
続を行うために半導体チップ５の金属電極６の配置に合
わせて配置された複数の金属電極４が設けられている。
更に、この中央領域の金属電極４は、周辺領域の金属電
極２と金属配線３で電気的に接続されており、半導体チ
ップ５を実装すると、図５の基板周辺の金属電極Ａ〜Ｐ
から図６の半導体チップ５上の金属電極Ａ〜Ｐに電源電
圧や信号を入力して、半導体チップ５内に形成されてい
る集積回路を駆動することができるようになる。
【００４１】図６の半導体チップ５は、フリップチップ
方式による実装を前提として製造されたチップであり、
図７に示すように、金属電極６上にバンプ電極７が形成
されている。この場合は、第１の実施例のように基板中
央領域の金属電極４にバンプ電極７を形成しておく必要
はなく、基板の製造にかかる時間を短縮することができ
る。半導体チップ５は、基板１の表面に裏返した状態で
装着され、図８に示すように、基板１の中央領域の金属
電極４に対し、バンプ電極７を介して電気的に接続され
る。
方式による実装を前提として製造されたチップであり、
図７に示すように、金属電極６上にバンプ電極７が形成
されている。この場合は、第１の実施例のように基板中
央領域の金属電極４にバンプ電極７を形成しておく必要
はなく、基板の製造にかかる時間を短縮することができ
る。半導体チップ５は、基板１の表面に裏返した状態で
装着され、図８に示すように、基板１の中央領域の金属
電極４に対し、バンプ電極７を介して電気的に接続され
る。
【００４２】図９は、本発明の裏面解析用基板を用い
て、半導体チップを装着した基板状態で、プローブカー
ド等のプロービングにより電源電圧や信号を入力して裏
面解析を行っているときの状態を示す断面図である。
て、半導体チップを装着した基板状態で、プローブカー
ド等のプロービングにより電源電圧や信号を入力して裏
面解析を行っているときの状態を示す断面図である。
【００４３】プロービング装置のステージ８に基板１を
セットし、基板１周辺の金属電極２にプローブ９を当て
て電源電圧や信号の入力を行うことにより、チップ５内
に形成されている集積回路を駆動する。回路動作の異常
は、チップ５の裏面から半導体基板を通して、裏面解析
装置１０により検出される。
セットし、基板１周辺の金属電極２にプローブ９を当て
て電源電圧や信号の入力を行うことにより、チップ５内
に形成されている集積回路を駆動する。回路動作の異常
は、チップ５の裏面から半導体基板を通して、裏面解析
装置１０により検出される。
【００４４】半導体チップ５は、基板１に対しフリップ
チップ方式で実装されているので、半導体チップ５の裏
面が基板１の表面方向と一致するようになり、表面から
の解析と同様に、プロービングと裏面解析が同じ側から
できるようになる。従って、裏面解析専用の特殊なステ
ージを有したプロービング装置は不要となり、通常のプ
ロービング装置を利用することが可能になるので、解析
コストを低減することができる。
チップ方式で実装されているので、半導体チップ５の裏
面が基板１の表面方向と一致するようになり、表面から
の解析と同様に、プロービングと裏面解析が同じ側から
できるようになる。従って、裏面解析専用の特殊なステ
ージを有したプロービング装置は不要となり、通常のプ
ロービング装置を利用することが可能になるので、解析
コストを低減することができる。
【００４５】また、半導体チップ５自身に直接プロービ
ングの荷重が加わらないため、基板１の機械的強度に応
じた荷重でプロービングすることが可能になり、図６に
示すようなチップ全面に金属電極が敷き詰められたよう
なチップや、ＥＭＳ法の検出感度を上げるために２００
μｍ以下に薄く研磨されたチップに対しても十分な低抵
抗で電気的接続が図れるようになる。例えば、基板１を
半導体ウェハで製造した場合でも、基板１の裏面が開放
状態になっていないため、通常の半導体ウェハに対する
荷重でプロービングすることが可能になる。
ングの荷重が加わらないため、基板１の機械的強度に応
じた荷重でプロービングすることが可能になり、図６に
示すようなチップ全面に金属電極が敷き詰められたよう
なチップや、ＥＭＳ法の検出感度を上げるために２００
μｍ以下に薄く研磨されたチップに対しても十分な低抵
抗で電気的接続が図れるようになる。例えば、基板１を
半導体ウェハで製造した場合でも、基板１の裏面が開放
状態になっていないため、通常の半導体ウェハに対する
荷重でプロービングすることが可能になる。
【００４６】裏面解析装置１０は、ＥＭＳや、ＯＢＩＣ
評価装置であり、発光の検出、レーザー光の照射、光学
像の取得等は、チップ裏面側に配置した対物レンズを通
して行われる。このときの対物レンズの解像度が異常箇
所の検出精度を左右することになるが、解像度の高い対
物レンズは動作距離が短いので、解析対象である半導体
チップに対し、より接近させる必要がある。特に、裏面
解析においては、チップの半導体基板を通して、チップ
表面に焦点を当てる必要があるため、高解像度の対物レ
ンズを使用するには、対物レンズをチップ裏面に十分近
づけられる必要がある。
評価装置であり、発光の検出、レーザー光の照射、光学
像の取得等は、チップ裏面側に配置した対物レンズを通
して行われる。このときの対物レンズの解像度が異常箇
所の検出精度を左右することになるが、解像度の高い対
物レンズは動作距離が短いので、解析対象である半導体
チップに対し、より接近させる必要がある。特に、裏面
解析においては、チップの半導体基板を通して、チップ
表面に焦点を当てる必要があるため、高解像度の対物レ
ンズを使用するには、対物レンズをチップ裏面に十分近
づけられる必要がある。
【００４７】フリップチップ方式で実装された半導体チ
ップは、チップ周辺が開放された状態になるため、チッ
プ裏面に対物レンズを十分近づけることが可能になるの
で、動作距離の短い高解像度の対物レンズが使用できる
ようになり、高解像の裏面解析が可能になる。ただし、
プロービングによる解析では、ブローブ９が対物レンズ
の接近を妨げる場合がある。その場合、基板１のサイズ
を十分大きくし、チップ５が装着される中央領域に対
し、十分な距離を置いて周辺領域の金属電極２を配置す
るようにすることで解決できる。
ップは、チップ周辺が開放された状態になるため、チッ
プ裏面に対物レンズを十分近づけることが可能になるの
で、動作距離の短い高解像度の対物レンズが使用できる
ようになり、高解像の裏面解析が可能になる。ただし、
プロービングによる解析では、ブローブ９が対物レンズ
の接近を妨げる場合がある。その場合、基板１のサイズ
を十分大きくし、チップ５が装着される中央領域に対
し、十分な距離を置いて周辺領域の金属電極２を配置す
るようにすることで解決できる。
【００４８】基板１が異常に大きくなることを避ける対
策としては、基板１をパッケージに組み立てた上で裏面
解析を行う方法がある。パッケージに組み立てて裏面解
析を行う方法は、プロービング装置のような大きい設備
を必要としないので、解析装置を小型にすることができ
るなどの利点もある。
策としては、基板１をパッケージに組み立てた上で裏面
解析を行う方法がある。パッケージに組み立てて裏面解
析を行う方法は、プロービング装置のような大きい設備
を必要としないので、解析装置を小型にすることができ
るなどの利点もある。
【００４９】図１０は、半導体チップを装着した本発明
の裏面解析用基板をパッケージに組み立てた上で裏面解
析を行っているときの状態を示す断面図である。
の裏面解析用基板をパッケージに組み立てた上で裏面解
析を行っているときの状態を示す断面図である。
【００５０】チップ５を装着した基板１は、パッケージ
１１のアイランド部分に銀ペースト等で固定し、基板周
辺領域の金属電極２とリード１３とをボンディングワイ
ヤ１２で接続するが、キャップ封止は行わない。この状
態で、パッケージ１１をソケット１４にセットし、ソケ
ット１４を介して集積回路を駆動し、チップ５の表面に
形成されている集積回路の異常を、チップ５の半導体基
板を通して、裏面解析装置１０により検出する。
１１のアイランド部分に銀ペースト等で固定し、基板周
辺領域の金属電極２とリード１３とをボンディングワイ
ヤ１２で接続するが、キャップ封止は行わない。この状
態で、パッケージ１１をソケット１４にセットし、ソケ
ット１４を介して集積回路を駆動し、チップ５の表面に
形成されている集積回路の異常を、チップ５の半導体基
板を通して、裏面解析装置１０により検出する。
【００５１】パッケージ１１の構造としては、基板１を
実装した時点でチップ５の裏面が最も高い位置に来るよ
うな構造が好ましい。このような構造にすることで、基
板１のサイズに依存することなく、チップ裏面に対物レ
ンズを十分近づけることが可能になるので、動作距離の
短い高解像度の対物レンズによる高解像の裏面解析が可
能になる。
実装した時点でチップ５の裏面が最も高い位置に来るよ
うな構造が好ましい。このような構造にすることで、基
板１のサイズに依存することなく、チップ裏面に対物レ
ンズを十分近づけることが可能になるので、動作距離の
短い高解像度の対物レンズによる高解像の裏面解析が可
能になる。
【００５２】なお、図９では、１個の基板のみを表示し
ているが、基板１を半導体ウェハで製造した場合、ウェ
ハ内に複数の基板を同時に形成することが可能であり、
プロービングによる解析においては、個々の基板に切り
離す必要はなく、ウェハ状態で評価することも可能であ
る。半導体チップはウェハ状態の基板１に対しては、複
数個で実装することも可能なので、ステップ移動機能の
付いたプロービング装置を利用することにより、複数チ
ップの裏面解析を効率的に行うことができる。
ているが、基板１を半導体ウェハで製造した場合、ウェ
ハ内に複数の基板を同時に形成することが可能であり、
プロービングによる解析においては、個々の基板に切り
離す必要はなく、ウェハ状態で評価することも可能であ
る。半導体チップはウェハ状態の基板１に対しては、複
数個で実装することも可能なので、ステップ移動機能の
付いたプロービング装置を利用することにより、複数チ
ップの裏面解析を効率的に行うことができる。
【００５３】
【発明の効果】以上説明したように、本発明は、半導体
チップを裏面解析用基板に対しフリップチップ方式で実
装したので、半導体チップの裏面が基板の表面方向と一
致し、プロービングと同じ基板表面側から裏面解析を行
うことができるようになるため、プロービングの際、チ
ップ裏面が観察可能な開口部が設けられている特殊なス
テージを必要とせず、通常のプロービング装置を利用す
ることができ、解析に掛かるコストを低減することがで
きる。
チップを裏面解析用基板に対しフリップチップ方式で実
装したので、半導体チップの裏面が基板の表面方向と一
致し、プロービングと同じ基板表面側から裏面解析を行
うことができるようになるため、プロービングの際、チ
ップ裏面が観察可能な開口部が設けられている特殊なス
テージを必要とせず、通常のプロービング装置を利用す
ることができ、解析に掛かるコストを低減することがで
きる。
【００５４】また、本発明は、半導体チップを裏面解析
用基板に対しフリップチップ方式で実装して、基板表面
側から裏面解析を行うことができるようにしたので、基
板を支えるステージに開口部を設ける必要がなくなり、
ステージ全面でプロービングの荷重を支えることが可能
になるため、プロービングの荷重を可能な限り抑えた特
殊なプローブカードを用いることなく、通常のプローブ
カードで、数百ピン以上のプロービングを行って、裏面
解析を行うことができる。
用基板に対しフリップチップ方式で実装して、基板表面
側から裏面解析を行うことができるようにしたので、基
板を支えるステージに開口部を設ける必要がなくなり、
ステージ全面でプロービングの荷重を支えることが可能
になるため、プロービングの荷重を可能な限り抑えた特
殊なプローブカードを用いることなく、通常のプローブ
カードで、数百ピン以上のプロービングを行って、裏面
解析を行うことができる。
【００５５】また、本発明は、裏面解析用基板に対して
プロービングするようにしたことにより、半導体チップ
に直接プロービングの荷重が加わらなくなり、半導体チ
ップを十分薄く研磨できるようになることで、半導体基
板を透過してくる光の減衰が抑えられるようになるた
め、多ピンのプロービングによるＥＭＳ法で、高精度な
解析が可能になる。
プロービングするようにしたことにより、半導体チップ
に直接プロービングの荷重が加わらなくなり、半導体チ
ップを十分薄く研磨できるようになることで、半導体基
板を透過してくる光の減衰が抑えられるようになるた
め、多ピンのプロービングによるＥＭＳ法で、高精度な
解析が可能になる。
【００５６】さらに、本発明は、裏面解析用基板に対し
てプロービングするようにした上で、プロービングする
電極の配置や寸法をプローブカードに合わせて規格化し
たことにより、チップサイズや電極配置の異なる半導体
チップに対しても共通のプローブカードを使用できるの
で、解析コストが低減でき、プローブカード作成の時間
省略による解析に要する時間の短縮が可能になる。
てプロービングするようにした上で、プロービングする
電極の配置や寸法をプローブカードに合わせて規格化し
たことにより、チップサイズや電極配置の異なる半導体
チップに対しても共通のプローブカードを使用できるの
で、解析コストが低減でき、プローブカード作成の時間
省略による解析に要する時間の短縮が可能になる。
【００５７】また、本発明は、半導体チップを裏面解析
用基板に対しフリップチップ方式で実装して、基板表面
側から裏面解析を行うことができるようにしたので、チ
ップ裏面を開放したまま基板をパッケージに固定して実
装することが可能になるため、パッケージに実装して解
析する場合に、チップ裏面を開封、研磨する必要がなく
なり、解析に要する時間の短縮が可能になる。
用基板に対しフリップチップ方式で実装して、基板表面
側から裏面解析を行うことができるようにしたので、チ
ップ裏面を開放したまま基板をパッケージに固定して実
装することが可能になるため、パッケージに実装して解
析する場合に、チップ裏面を開封、研磨する必要がなく
なり、解析に要する時間の短縮が可能になる。
【００５８】また、本発明は、半導体チップを裏面解析
用基板に対しフリップチップ方式で実装して、基板表面
側から裏面解析を行うことができるようにした上で、ボ
ンディングする電極の配置や寸法を規格化したことによ
り、チップサイズや電極配置の異なる半導体チップに対
しても共通のパッケージが使用できるようになるため、
パッケージに実装して電源電圧や信号入力を行う際、チ
ップ裏面が観察可能な開口部が設けられている特殊なソ
ケットを必要とせず、解析コストが低減でき、ソケット
作成の時間省略により解析に要する時間の短縮が可能に
なる。
用基板に対しフリップチップ方式で実装して、基板表面
側から裏面解析を行うことができるようにした上で、ボ
ンディングする電極の配置や寸法を規格化したことによ
り、チップサイズや電極配置の異なる半導体チップに対
しても共通のパッケージが使用できるようになるため、
パッケージに実装して電源電圧や信号入力を行う際、チ
ップ裏面が観察可能な開口部が設けられている特殊なソ
ケットを必要とせず、解析コストが低減でき、ソケット
作成の時間省略により解析に要する時間の短縮が可能に
なる。
【００５９】さらに、本発明は、半導体チップを裏面解
析用基板に対しフリップチップ方式で実装したことによ
り、チップ周辺が開放された状態になるため、チップ裏
面に対物レンズを十分近づけることが可能になり、裏面
解析装置に動作距離の短い高解像度の対物レンズが使用
できるようになり、高解像の裏面解析が可能になる。
析用基板に対しフリップチップ方式で実装したことによ
り、チップ周辺が開放された状態になるため、チップ裏
面に対物レンズを十分近づけることが可能になり、裏面
解析装置に動作距離の短い高解像度の対物レンズが使用
できるようになり、高解像の裏面解析が可能になる。
【図１】本発明の実施の形態を示す裏面解析用基板の平
面図である。
面図である。
【図２】解析対象となる半導体チップの平面図である。
【図３】本発明の第１の実施例を説明するための半導体
チップと裏面解析用基板の断面図である。
チップと裏面解析用基板の断面図である。
【図４】本発明の第１の実施例を説明するための半導体
チップを接続した裏面解析用基板の断面図である。
チップを接続した裏面解析用基板の断面図である。
【図５】本発明の第２の実施例を示す裏面解析用基板の
平面図である。
平面図である。
【図６】解析対象となる半導体チップの平面図である。
【図７】本発明の第２の実施例を説明するための半導体
チップと裏面解析用基板の断面図である。
チップと裏面解析用基板の断面図である。
【図８】本発明の第２の実施例を説明するための半導体
チップを接続した裏面解析用基板の断面図である。
チップを接続した裏面解析用基板の断面図である。
【図９】本発明の裏面解析用基板を用いて裏面解析を行
っているときの状態を示す断面図である。
っているときの状態を示す断面図である。
【図１０】本発明の裏面解析用基板をパッケージに組み
立てた上で裏面解析を行っているときの状態を示す断面
図である。
立てた上で裏面解析を行っているときの状態を示す断面
図である。
【図１１】裏面解析手法の第１の従来例を説明するため
の半導体チップの断面図である。
の半導体チップの断面図である。
【図１２】裏面解析手法の第２の従来例を説明するため
の半導体装置の断面図である。
の半導体装置の断面図である。
１ 基板 ２ 電極 ３ 配線 ４ 電極 ５ 半導体チップ ６ 電極 ７ バンプ電極 ８ ステージ ９ プローブ １０ 裏面解析装置 １１ パッケージ １２ ボンディングワイヤ １３ リード １４ ソケット
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置の不良解析方法および不良
解析装置
解析装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の不良
解析方法および不良解析装置に関する。
解析方法および不良解析装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】本発明の目的は、特殊な冶具を最小限に抑
え、共通の冶具で多種の半導体集積回路の裏面解析を可
能にすることにより、解析コストの低減と解析に要する
時間の短縮を可能にすること、および機械的強度の低い
薄く研磨されたチップに対する給電と高解像度の対物レ
ンズの使用を同時に可能にすることにより、高感度で高
解像の裏面解析を可能にする半導体装置の不良解析方法
および不良解析装置を提供することにある。
え、共通の冶具で多種の半導体集積回路の裏面解析を可
能にすることにより、解析コストの低減と解析に要する
時間の短縮を可能にすること、および機械的強度の低い
薄く研磨されたチップに対する給電と高解像度の対物レ
ンズの使用を同時に可能にすることにより、高感度で高
解像の裏面解析を可能にする半導体装置の不良解析方法
および不良解析装置を提供することにある。
Claims (11)
- 【請求項１】中央領域にフリップチップ方式で半導体チ
ップと接続を行うための複数の第１の電極を備え、周辺
領域に外部との電気的接続を行うための複数の第２の電
極を備え、前記第１の電極の全部または一部と前記第２
の電極の全部または一部とが配線により電気的に接続さ
れていることを特徴とする半導体装置の裏面解析用基
板。 - 【請求項２】前記第１の電極がバンプで形成されている
ことを特徴とする請求項１に記載の半導体装置の裏面解
析用基板。 - 【請求項３】前記第１の電極の内、少なくとも半導体チ
ップ内に形成されている集積回路を駆動するために必要
な電極が前記第２の電極と配線により電気的に接続され
ていることを特徴とする請求項１または２に記載の半導
体装置の裏面解析用基板。 - 【請求項４】前記第１の電極が、前記半導体チップとフ
リップチップ方式による接続が可能なように、装着され
る半導体チップの電極の配置に応じて配置されているこ
とを特徴とする請求項１〜３のいずれかに記載の半導体
装置の裏面解析用基板。 - 【請求項５】前記第２の電極が、解析対象として想定さ
れる半導体チップの内、最大寸法の半導体チップをフリ
ップチップ方式で実装した状態で、外部との電気的接続
を行う治具に対して電気的接続が図れる寸法に規格化さ
れて配置されていることを特徴とする請求項１〜４のい
ずれかに記載の半導体装置の裏面解析用基板。 - 【請求項６】前記半導体チップを構成する半導体基板の
厚さが２００μｍ以下であることを特徴とする請求項１
〜５のいずれかに記載の半導体装置の裏面解析用基板。 - 【請求項７】前記第１の電極、第２の電極および配線
が、半導体基板上に絶縁膜を介して形成されていること
を特徴とする請求項１〜６のいずれかに記載の半導体装
置の裏面解析用基板。 - 【請求項８】請求項７に記載の裏面解析用基板が、半導
体基板上に複数個、等間隔で配列して形成されているこ
とを特徴とする半導体装置の裏面解析用基板。 - 【請求項９】前記１〜７のいずれかに記載の裏面解析用
基板を用いて半導体チップの裏面から半導体チップ内に
形成されている集積回路の異常を検出することを特徴と
する裏面解析方法。 - 【請求項１０】前記１〜７のいずれかに記載の裏面解析
用基板をパッケージに組み立てた上で半導体チップの裏
面から半導体チップ内に形成されている集積回路の異常
を検出することを特徴とする裏面解析方法。 - 【請求項１１】前記８に記載の裏面解析用基板を用いて
ステップ移動で半導体チップの裏面から半導体チップ内
に形成されている集積回路の異常を検出することを特徴
とする裏面解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10088625A JP2967774B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体装置の不良解析方法および不良解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10088625A JP2967774B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体装置の不良解析方法および不良解析装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11287840A true JPH11287840A (ja) | 1999-10-19 |
| JP2967774B2 JP2967774B2 (ja) | 1999-10-25 |
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ID=13947999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10088625A Expired - Fee Related JP2967774B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体装置の不良解析方法および不良解析装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2967774B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012084849A (ja) * | 2010-10-07 | 2012-04-26 | Raytheon Co | 未知の半導体装置の機能の非破壊的な決定 |
| JP2017054905A (ja) * | 2015-09-09 | 2017-03-16 | 三菱電機株式会社 | 半導体装置 |
-
1998
- 1998-04-01 JP JP10088625A patent/JP2967774B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012084849A (ja) * | 2010-10-07 | 2012-04-26 | Raytheon Co | 未知の半導体装置の機能の非破壊的な決定 |
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| Publication number | Publication date |
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| JP2967774B2 (ja) | 1999-10-25 |
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