JP2017054905A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、基板に実装された状態で容易に特性検査ができる半導体装置を提供することを目的とする。
【解決手段】貫通孔が形成された半導体基板と、該半導体基板の上面側に形成されたトランジスタと、該半導体基板の上面側に形成された、該トランジスタに接続された検波回路と、該トランジスタと該検波回路を覆う誘電体膜と、該誘電体膜の上に形成されたはんだバンプと、該貫通孔の中で該検波回路の出力に接続された第１部分と該第１部分と接続され該半導体基板の下面に設けられた第２部分とを有するパッド電極と、を備えたことを特徴とする。
【選択図】図２

Description

本発明は、例えば高周波帯無線機器、高周波帯レーダ又はミリ波帯レーダ機器等で使用される半導体装置に関する。
高周波帯域で動作するデバイスである高周波帯デバイスには、小型化、高性能化及び低コスト化が求められている。高周波帯デバイスとしては、半絶縁基板上にトランジスタなどの能動素子と、整合回路とが一体形成されたＭＭＩＣ（モノリシックマイクロウェーブＩＣ）が広く用いられている。整合回路は、例えば、抵抗、誘電体膜の上層金属と下層金属にて形成されるＭＩＭキャパシタ、及び配線金属をループ状に形成したスパイラルインダクタなどの受動回路によって構成される。
ＭＭＩＣのパッケージにはチップスケールパッケージ（ＣＳＰ）を用いることが多い。チップスケールパッケージとは、半導体（ＭＭＩＣ）を直にプリント基板などへリフロー実装できるように、ＭＭＩＣにはんだボールを形成したパッケージである。特許文献１には、ＣＳＰが開示されている。
特許文献２には、半導体チップを半導体チップとほぼ同じ大きさのパッケージで封止したＣＳＰが開示されている。特許文献２では、半導体チップの上面に裏面電極が設けられ、下面にはんだバンプが設けられたことが開示されている。
特開２００８−０６６６５７号公報 特開２０１０−１８２７４１号公報
ＣＳＰ型のＭＭＩＣで構成される半導体装置の表面には複数のはんだバンプが形成される。複数のはんだバンプが基板に固定されることで、半導体装置が基板にフェースダウン実装される。半導体装置が基板に実装されると、半導体装置の表面とは反対の裏面部分が露出する。そのため、基板に実装された半導体装置の特性検査を行うことができない問題があった。
本発明は、上述のような課題を解決するためになされたもので、基板に実装された状態で容易に特性検査ができる半導体装置を提供することを目的とする。
本願の発明に係る半導体装置は、貫通孔が形成された半導体基板と、該半導体基板の上面側に形成されたトランジスタと、該半導体基板の上面側に形成された、該トランジスタに接続された検波回路と、該トランジスタと該検波回路を覆う誘電体膜と、該誘電体膜の上に形成されたはんだバンプと、該貫通孔の中で該検波回路の出力に接続された第１部分と、該第１部分と接続され該半導体基板の下面に設けられた第２部分と、を有するパッド電極と、を備えたことを特徴とする。
本願の発明に係る他の半導体装置は、貫通孔が形成された半導体基板と、該半導体基板の上面側に形成されたトランジスタと、該半導体基板の上面側に形成された、該トランジスタに接続されたカップラ回路と、該トランジスタと該カップラ回路を覆う誘電体膜と、該誘電体膜の上に形成されたはんだバンプと、該貫通孔の中で該カップラ回路の出力に接続された第１部分と、該第１部分と接続され該半導体基板の下面に設けられた第２部分と、を有するパッド電極と、を備えたことを特徴とする。
本発明によれば、フェースダウン実装された半導体装置の下面に検査用の電極が露出するので、基板に実装された状態で容易に半導体装置の特性検査ができる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の回路図である。 基板に実装された半導体装置の斜視図である。 半導体装置の特性検査の方法を示す図である。 実施の形態２に係る半導体装置の回路図である。 実施の形態２に係る半導体装置の斜視図である。 半導体装置の特性検査の方法を示す図である。 実施の形態３に係る半導体装置の回路図である。 実施の形態３に係る半導体装置の斜視図である。 半導体装置の特性検査の方法を示す図である。 実施の形態４に係る半導体装置の回路図である。 実施の形態４に係る半導体装置の斜視図である。 半導体装置の特性検査の方法を示す図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置１０の断面図である。半導体装置１０は、チップスケールパッケージ型のＭＭＩＣである。半導体装置１０は、例えばＧａＡｓで形成された半導体基板１１を備えている。半導体基板１１には貫通孔１１ａが形成されている。半導体基板１１の上面側にはトランジスタ１２、キャパシタ１３及びダイオード１９が形成されている。トランジスタ１２、キャパシタ１３及びダイオード１９は破線で囲まれた部分にある。半導体基板１１の上面側にはトランジスタ１２、キャパシタ１３及びダイオード１９以外の素子も形成される。実施の形態１では、半導体基板１１の上面側に、整合回路を構成する受動回路と、ダイオード１９を備える検波回路が形成される。半導体基板１１上には、上記した以外の能動素子及び受動回路を形成してもよく、また、検波回路にはダイオード１９のかわりに能動素子として形成したトランジスタを用いてもよい。
半導体基板１１の上面側には中間配線層１４と上層配線層１５が形成されている。これらは多層配線構造の一部をなしている。多層配線構造に含まれる配線層の数は特に限定されない。多層配線構造は、半導体基板１１の上面側に形成された各素子を電気的に接続する。半導体基板１１の上面側に形成されたすべての素子（トランジスタ１２、キャパシタ１３、整合回路、及びダイオード１９を備える検波回路２２を含む）、及び全ての配線層（中間配線層１４と上層配線層１５を含む）は、配線層ごとに誘電体膜１６（誘電体膜１６ａ、１６ｂ、１６ｃ）で覆われている。誘電体膜１６の材料は例えばポリイミドなどの誘電体である。前述のキャパシタ１３は、上層金属、下層金属及び、これらの金属に挟まれた誘電体膜１６を有するＭＩＭキャパシタである。
上層配線層１５上の誘電体膜１６ｃは上面に開口を有しており、この開口により上層配線層１５が露出している。この開口に露出した上層配線層１５の上にアンダーバンプメタル１７が設けられている。アンダーバンプメタル１７の上にはんだバンプ１８（はんだボール）が設けられている。図１から明らかなように、誘電体膜１６の上に複数のはんだバンプ１８が形成されている。
半導体装置１０はパッド電極２０を備えている。パッド電極２０は、貫通孔１１ａの中で検波回路（ダイオード１９）に接続された第１部分２０ａと、第１部分２０ａと接続され半導体基板１１の下面に設けられた第２部分２０ｂと、を有している。
図２は、実施の形態１に係る半導体装置１０の回路図である。整合回路は、配線金属を用いた伝送線路で形成されるインダクタとキャパシタ１３を備えている。整合回路はトランジスタ１２の入力側と出力側に接続されている。整合回路は別の構成でもよい。そして、前述のダイオード１９を備える検波回路２２は整合回路に接続されている。検波回路２２は、例えばダイオードとキャパシタなどの受動素子を備える周知の回路構成をとる。検波回路２２をダイオードだけで構成してもよい。検波回路２２は、トランジスタ１２の高周波帯出力信号レベルを検出し、それに応じた出力電圧をパッド電極２０に印加するものである。
図３は、基板に実装された半導体装置の斜視図である。基板５０の上には、回路パターン及びパッドが形成され、当該パッドに様々な素子が実装されるが、図３では単に基板５０だけを示す。半導体装置１０のはんだバンプ１８を基板５０の予め定められた場所に接続する。これにより半導体装置１０が基板５０にフェースダウン実装される。フェースダウン実装されたことで、半導体基板１１の裏面（はんだバンプ１８が形成されていない面）にあるパッド電極２０が表面に露出する。
本発明の実施の形態１に係る半導体装置１０によれば、基板５０に実装された半導体装置１０の特性を検査することができる。図４は、半導体装置１０の特性検査の方法を示す図である。検査時には、検査プローブＰ１を含む複数のプローブを有するプローブ治具を用いる。プローブ治具を基板５０に近接させて、検査プローブＰ１をパッド電極２０に接触させるとともに、基板５０の予め定められたパッドにもプローブを接触させる。
そして、半導体装置１０の入力端子（図２の左端のはんだバンプ１８）に入力信号を入力し、検波回路２２の出力を検査プローブＰ１で検出する。こうして、基板５０に実装された状態の半導体装置１０の特性を検査する。この検査は、検波回路２２の出力端子を半導体基板１１の裏面に設けたパッド電極２０に接続することにより可能となる。なお、検波回路２２で検出するのは、トランジスタ１２の高周波信号もしくはミリ波帯の信号である。
ところで、基板５０の上に、検波回路の出力につながるパッドを設け、そのパッドにプローブを当てる場合、そのパッドを設ける分だけ基板５０を大きくせざるを得ない。しかし、本発明の実施の形態１では、半導体装置１０の裏面に設けたパッド電極２０により検波回路２２の出力を検出するので、基板５０を大きくする必要はない。
本発明の実施の形態１では、整合回路を介してトランジスタ１２の出力に接続された検波回路２２で、半導体装置１０の特性を検査した。しかし、検波回路２２は、半導体基板１１上に形成されたトランジスタ１２などの能動素子、及び整合回路を構成する受動回路の特性検査に幅広く用いることができる。従って、検波回路は、検査を希望する任意の箇所に接続することができる。
チップスケールパッケージ型のＭＭＩＣでは、予め定められたピッチではんだバンプが配置される。しかし、半導体装置のパッケージはチップスケールパッケージに限定されず、はんだバンプの位置に制限がないフリップチップなどのパッケージでもよい。
これらの変形は以下の実施の形態に係る半導体装置にも応用できる。なお、以下の実施の形態に係る半導体装置は、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図５は、実施の形態２に係る半導体装置の回路図である。トランジスタ１２の入力側に入力側検波回路４０が接続されている。具体的には、トランジスタ１２の入力には、整合回路を介して入力側検波回路４０が接続されている。入力側検波回路４０は、検波回路２２とともに誘電体膜１６（図１参照）の中に形成されている。入力側検波回路４０は、例えばダイオードとキャパシタなどの受動素子を備える。入力側検波回路４０の出力は、半導体基板１１に形成された貫通孔１１ｂの中と、半導体基板１１の裏面とに形成された入力検出パッド電極６０に接続されている。
図６は、半導体装置の斜視図である。半導体基板１１には貫通孔１１ｂが形成されている。貫通孔１１ｂは貫通孔１１ａとは別の貫通孔である。入力検出パッド電極６０は、この貫通孔１１ｂの中で入力側検波回路４０の出力に接続された第３部分６０ａと、第３部分６０ａと接続され半導体基板１１の下面に設けられた第４部分６０ｂと、を有する。本発明の実施の形態２に係る半導体装置は、トランジスタ１２の出力側に接続された検波回路２２の出力をパッド電極２０で半導体基板１１の裏面側（下面側）に引き出し、トランジスタ１２の入力側に接続された入力側検波回路４０の出力を入力検出パッド電極６０で半導体基板１１の裏面側に引き出したものである。
図７は、フェースダウン実装された半導体装置の検査方法を示す図である。半導体装置の裏面に設けられたパッド電極２０と入力検出パッド電極６０が外部に露出している。この状態で、検査プローブＰ１をパッド電極２０に接触させつつ、検査プローブＰ２を入力検出パッド電極６０に接触させ、さらに、トランジスタ１２に入力信号を印加することで、半導体装置の特性を検査する。
実施の形態２に係る半導体装置によれば、半導体装置を基板に実装した状態で、トランジスタ１２の出力特性検査が容易になることに加えて、トランジスタ１２に入力される高周波帯及びミリ波帯の入力信号の特性検査が容易になる。
実施の形態３．
図８は、実施の形態３に係る半導体装置の回路図である。実施の形態３に係る半導体装置は、トランジスタ１２の出力側に整合回路を介して接続されたカップラ回路７０を備えている。カップラ回路７０は半導体基板の上面側に形成され、トランジスタ１２などと同様に誘電体膜１６（図１参照）に覆われる。カップラ回路７０はトランジスタ１２の高周波帯信号レベル（ＲＦ信号）を分岐する回路である。カップラ回路７０の一方の出力は、半導体装置の出力として右端のはんだバンプ１８へ伝送される。他方の出力は検査に用いられる。半導体装置は接地用ライン７８を備えている。この接地用ライン７８は、誘電体膜１６の中に形成されている。
半導体基板には貫通孔７１と追加貫通孔７３、７５が形成されている。また、半導体装置にはパッド電極７２と接地用電極７４、７６が設けられている。図９は、実施の形態３に係る半導体装置の斜視図である。半導体基板１１には貫通孔７１が設けられている。パッド電極７２は、この貫通孔７１の中にありカップラ回路７０の出力に接続された第１部分７２ａと、第１部分７２ａと接続され半導体基板１１の下面に設けられた第２部分７２ｂと、を有する。
半導体基板１１には追加貫通孔７３が設けられている。接地用電極７４は、追加貫通孔７３の中で接地用ライン７８に接続された孔内部分７４ａと、孔内部分７４ａと接続され半導体基板１１の下面に設けられた孔外部分７４ｂと、を有する。
半導体基板１１には追加貫通孔７５が設けられている。接地用電極７６は、追加貫通孔７５の中で接地用ライン７８に接続された孔内部分７６ａと、孔内部分７６ａと接続され半導体基板１１の下面に設けられた孔外部分７６ｂと、を有する。
図１０は、フェースダウン実装された半導体装置の検査方法を説明する図である。実装された半導体基板の裏面に設けられたパッド電極７２と接地用電極７４、７６が外部に露出している。この状態で、検査プローブＰ１をパッド電極７２に接触させつつ、検査プローブＰ２、Ｐ３を接地用電極７４、７６にそれぞれ接触させ、さらに、トランジスタ１２に入力信号を印加することで、半導体装置の特性を検査する。
このように、半導体装置の実装面の反対側にパッド電極７２と接地用電極７４、７６を設けることで、半導体装置を基板５０に実装した状態で半導体装置の特性検査をすることができる。実施の形態３に係る半導体装置によれば、接地用電極７４、７６を設けたことで、高周波特性（特にミリ波帯）での出力信号をより正確に評価することが可能となる。
カップラ回路７０はトランジスタ１２の出力側に接続したが、カップラ回路は、検査を希望する任意の箇所に接続することができる。また、ミリ波帯の信号を扱う場合はパッド電極７２の左右に接地用電極を１つずつ設けることが好ましいが、ミリ波帯よりも低い周波数の信号を扱う場合はパッド電極７２の左右に接地用電極を設ける必要は無くいずれか一方の接地用電極で足りる。
実施の形態４．
図１１は、実施の形態４に係る半導体装置の回路図である。この半導体装置は、実施の形態３の半導体装置に、トランジスタの入力側の特性を検査できる構成を加えたものである。トランジスタ１２の入力側に整合回路を介して入力側カップラ回路８０が接続されている。入力側カップラ回路８０はトランジスタ１２へ入力される高周波帯信号レベルを分岐する回路である。入力側カップラ回路８０はトランジスタ１２などとともに誘電体膜１６の中に形成されている。入力側カップラ回路８０の一方の出力は、トランジスタ１２の入力となる。他方の出力は検査に用いられる。半導体装置は、接地用ライン７８を備えている。この接地用ライン７８は、誘電体膜１６の中に形成されている。
半導体基板には貫通孔８２と追加貫通孔８６、９０が形成されている。また、半導体装置には入力検出パッド電極８４と接地用電極８８、９２が設けられている。図１２は、実施の形態４に係る半導体装置の斜視図である。半導体基板１１には貫通孔８２が設けられている。入力検出パッド電極８４は、この貫通孔８２の中で入力側カップラ回路８０の出力に接続された第３部分８４ａと、第３部分８４ａと接続され半導体基板１１の下面に設けられた第４部分８４ｂと、を有する。
半導体基板１１には追加貫通孔８６が設けられている。接地用電極８８は、追加貫通孔８６の中で接地用ライン７８に接続された孔内部分８８ａと、孔内部分８８ａと接続され半導体基板１１の下面に設けられた孔外部分８８ｂと、を有する。
半導体基板１１には追加貫通孔９０が設けられている。接地用電極９２は、追加貫通孔９０の中で接地用ライン７８に接続された孔内部分９２ａと、孔内部分９２ａと接続され半導体基板１１の下面に設けられた孔外部分９２ｂと、を有する。
図１２から分かるように、パッド電極７２の左右に接地用電極７４、７６が設けられ、入力検出パッド電極８４の左右に接地用電極８８、９２が設けられている。
図１３は、フェースダウン実装された半導体装置の検査方法を説明する図である。実装された半導体装置の裏面に設けられたパッド電極７２、入力検出パッド電極８４、及び接地用電極７４、７６、８８、９２が外部に露出している。この状態で、検査プローブＰ１をパッド電極７２に接触させ、検査プローブＰ２、Ｐ３を接地用電極７４、７６にそれぞれ接触させ、検査プローブＰ４を入力検出パッド電極８４に接触させ、検査プローブＰ５、Ｐ６を接地用電極９２、８８に接触させる。そして、トランジスタに入力信号を印加することで、半導体装置の特性を検査する。
このように、実施の形態３の構成に加えて、トランジスタの入力側にもカップラ回路を設けることで、高周波帯又はミリ波帯の入力信号に対する半導体装置の入力特性の検査が容易にできる。なお、ここまでで説明した各実施の形態に係る半導体装置の特徴は適宜に組み合わせて用いてもよい。
１０ 半導体装置、 １１ 半導体基板、 １１ａ,１１ｂ 貫通孔、 １２ トランジスタ、 １３ キャパシタ、 １６ 誘電体膜、 １９ ダイオード、 ２０ パッド電極、 ２０ａ 第１部分、 ２０ｂ 第２部分、 ２２ 検波回路、 ４０ 入力側検波回路、 ５０ 基板、 ６０ 入力検出パッド電極、 ６０ａ 第３部分、 ６０ｂ 第４部分、 ７０ カップラ回路、 ７２ パッド電極、 ７３,７５ 追加貫通孔、 ７４,７６ 接地用電極、 ７８ 接地用ライン、 ８０ 入力側カップラ回路、 ８４ 入力検出パッド電極

Claims (10)

  1. 貫通孔が形成された半導体基板と、
    前記半導体基板の上面側に形成されたトランジスタと、
    前記半導体基板の上面側に形成された、前記トランジスタに接続された検波回路と、
    前記トランジスタと前記検波回路を覆う誘電体膜と、
    前記誘電体膜の上に形成されたはんだバンプと、
    前記貫通孔の中で前記検波回路の出力に接続された第１部分と、前記第１部分と接続され前記半導体基板の下面に設けられた第２部分と、を有するパッド電極と、を備えたことを特徴とする半導体装置。
  2. 前記検波回路は、前記トランジスタの出力側に接続されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記誘電体膜の中に形成され、前記トランジスタの入力側に接続された入力側検波回路と、
    前記半導体基板に設けられた前記貫通孔とは別の貫通孔の中で前記入力側検波回路の出力に接続された第３部分と、前記第３部分と接続され前記半導体基板の下面に設けられた第４部分と、を有する入力検出パッド電極と、を備えたことを特徴とする請求項２に記載の半導体装置。
  4. 貫通孔が形成された半導体基板と、
    前記半導体基板の上面側に形成されたトランジスタと、
    前記半導体基板の上面側に形成された、前記トランジスタに接続されたカップラ回路と、
    前記トランジスタと前記カップラ回路を覆う誘電体膜と、
    前記誘電体膜の上に形成されたはんだバンプと、
    前記貫通孔の中で前記カップラ回路の出力に接続された第１部分と、前記第１部分と接続され前記半導体基板の下面に設けられた第２部分と、を有するパッド電極と、を備えたことを特徴とする半導体装置。
  5. 前記カップラ回路は、前記トランジスタの出力側に接続されたことを特徴とする請求項４に記載の半導体装置。
  6. 前記誘電体膜の中に形成され、前記トランジスタの入力側に接続された入力側カップラ回路と、
    前記半導体基板に設けられた前記貫通孔とは別の貫通孔の中で前記入力側カップラ回路の出力に接続された第３部分と、前記第３部分と接続され前記半導体基板の下面に設けられた第４部分と、を有する入力検出パッド電極と、を備えたことを特徴とする請求項５に記載の半導体装置。
  7. 前記誘電体膜の中に形成された接地用ラインと、
    前記半導体基板に設けられた追加貫通孔の中で前記接地用ラインに接続された孔内部分と、前記孔内部分と接続され前記半導体基板の下面に設けられた孔外部分と、を有する接地用電極と、を備えたことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
  8. 前記誘電体膜の中に形成された接地用ラインと、
    前記半導体基板に設けられた追加貫通孔の中で前記接地用ラインに接続された孔内部分と、前記孔内部分と接続され前記半導体基板の下面に設けられた孔外部分と、を有する接地用電極と、を備え、
    前記接地用電極は、前記パッド電極の左右、及び前記入力検出パッド電極の左右に設けられたことを特徴とする請求項６に記載の半導体装置。
  9. 前記誘電体膜の中に形成され、前記トランジスタに接続された整合回路を備えたことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. チップスケールパッケージ型ＭＭＩＣを構成したことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
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