JPH06334009A - 半導体集積回路装置およびその検査方法 - Google Patents
半導体集積回路装置およびその検査方法Info
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- JPH06334009A JPH06334009A JP5118135A JP11813593A JPH06334009A JP H06334009 A JPH06334009 A JP H06334009A JP 5118135 A JP5118135 A JP 5118135A JP 11813593 A JP11813593 A JP 11813593A JP H06334009 A JPH06334009 A JP H06334009A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【目的】 良品の半導体チップのみにはんだバンプを形
成でき、半導体チップの検査におけるプローブ針の長寿
命化を図ることのできる半導体集積回路装置およびその
検査方法を提供する。 【構成】 半導体チップ１のチップ電極６上に形成され
た電極下地７を、導電性を有しかつはんだ濡れ性のない
第１薄膜層７ａと、この第１薄膜層７ａに積層され、導
電性を有しかつはんだ濡れ性のある第２薄膜層７ｂとで
形成し、第１薄膜層７ａに第２薄膜層非形成領域７ａ1
を設ける。そして、はんだ層の形成前に、電極下地７の
第１薄膜層７ａに設けられた第２薄膜層非形成領域７ａ
1 に対してプローブ針１１を当てて半導体チップ１の電
気的動作状況を検査する。
成でき、半導体チップの検査におけるプローブ針の長寿
命化を図ることのできる半導体集積回路装置およびその
検査方法を提供する。 【構成】 半導体チップ１のチップ電極６上に形成され
た電極下地７を、導電性を有しかつはんだ濡れ性のない
第１薄膜層７ａと、この第１薄膜層７ａに積層され、導
電性を有しかつはんだ濡れ性のある第２薄膜層７ｂとで
形成し、第１薄膜層７ａに第２薄膜層非形成領域７ａ1
を設ける。そして、はんだ層の形成前に、電極下地７の
第１薄膜層７ａに設けられた第２薄膜層非形成領域７ａ
1 に対してプローブ針１１を当てて半導体チップ１の電
気的動作状況を検査する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその検査方法に関し、特にＣＣＢ（Controlled Col
lapse Bonding)バンプを介して半導体チップを基板に実
装するフリップチップ方式の半導体集積回路装置に適用
して有効な技術に関する。
よびその検査方法に関し、特にＣＣＢ（Controlled Col
lapse Bonding)バンプを介して半導体チップを基板に実
装するフリップチップ方式の半導体集積回路装置に適用
して有効な技術に関する。
【０００２】
【従来の技術】今日、ゲートアレイやマイクロコンピュ
ータなどの論理ＬＳＩにおいては、集積回路の多機能
化、高速化に伴い、外部回路との接続を行なうパッド電
極の数が急速に増大しており、半導体チップの周辺に設
けられたボンディングパッドにワイヤを接続して外部回
路との接続を行なうワイヤボンディング方式が限界に達
している。
ータなどの論理ＬＳＩにおいては、集積回路の多機能
化、高速化に伴い、外部回路との接続を行なうパッド電
極の数が急速に増大しており、半導体チップの周辺に設
けられたボンディングパッドにワイヤを接続して外部回
路との接続を行なうワイヤボンディング方式が限界に達
している。
【０００３】またワイヤボンディング方式は、内部領域
の配線を周辺部のボンディングパッドまで延ばすので配
線長が長くなり、信号伝達速度が遅延する欠点があるた
め、高速動作が要求される論理ＬＳＩの実装方式として
は不向きでもある。
の配線を周辺部のボンディングパッドまで延ばすので配
線長が長くなり、信号伝達速度が遅延する欠点があるた
め、高速動作が要求される論理ＬＳＩの実装方式として
は不向きでもある。
【０００４】これらの理由から、集積回路の最上層配線
にはんだなどを用いてＣＣＢバンプを形成し、このＣＣ
Ｂバンプを介して半導体チップを基板に実装する、いわ
ゆるフリップチップ方式のボンディング技術が注目され
ている。
にはんだなどを用いてＣＣＢバンプを形成し、このＣＣ
Ｂバンプを介して半導体チップを基板に実装する、いわ
ゆるフリップチップ方式のボンディング技術が注目され
ている。
【０００５】このフリップチップ方式は、半導体チップ
の周辺領域のみならず、内部領域にもパッド電極を設け
ることができるので、半導体チップの多ピン化を促進す
ることができる利点がある。さらに、前述のワイヤボン
ディング方式に比べて、内部領域の配線を周辺部まで延
ばす必要がなくなるだけ、半導体チップ上の配線長を短
くすることができるので、論理ＬＳＩの高速化を促進す
ることができる利点がある。
の周辺領域のみならず、内部領域にもパッド電極を設け
ることができるので、半導体チップの多ピン化を促進す
ることができる利点がある。さらに、前述のワイヤボン
ディング方式に比べて、内部領域の配線を周辺部まで延
ばす必要がなくなるだけ、半導体チップ上の配線長を短
くすることができるので、論理ＬＳＩの高速化を促進す
ることができる利点がある。
【０００６】なお、上記したフリップチップ方式のボン
ディング技術については、例えばＩＢＭ社発行「ＩＢＭ
ジャーナル オブ リサーチ アンド ディベロップメ
ント、１３巻、Ｎｏ．３(IBM Journal of Research and
Development ,Vol.13.No.(3) 」Ｐ２３９〜Ｐ２５０に
詳細な記載がある。
ディング技術については、例えばＩＢＭ社発行「ＩＢＭ
ジャーナル オブ リサーチ アンド ディベロップメ
ント、１３巻、Ｎｏ．３(IBM Journal of Research and
Development ,Vol.13.No.(3) 」Ｐ２３９〜Ｐ２５０に
詳細な記載がある。
【０００７】このＣＣＢバンプとは、図８に示すよう
に、内部配線２４を形成した半導体チップ２１に絶縁膜
２５を被覆し、ホトレジスト技術でその一部を開孔して
チップ電極２６を設け、このチップ電極２６上に、たと
えばＣｒ（クロム）−Ｃｕ（銅）−Ａｕ（金）からなる
多層の金属薄膜で電極下地(Ball Limiting Metalizatio
n)（以下、「ＢＬＭ」という。）２７を形成する。そし
て、図９に示すように、そのＢＬＭ２７の上に、はんだ
バンプ３０となるＰｂ（鉛）−Ｓｎ（スズ）層２９を蒸
着技術により形成し、プローブ針３１を用いて半導体チ
ップ２１の電気的動作状況を検査した後に、蒸着された
Ｐｂ−Ｓｎ層２９を均一なはんだ組成にするために不活
性雰囲気中で加熱し、表面張力によって半球状のはんだ
バンプ３０を形成（ウエットバック法）したものであ
る。
に、内部配線２４を形成した半導体チップ２１に絶縁膜
２５を被覆し、ホトレジスト技術でその一部を開孔して
チップ電極２６を設け、このチップ電極２６上に、たと
えばＣｒ（クロム）−Ｃｕ（銅）−Ａｕ（金）からなる
多層の金属薄膜で電極下地(Ball Limiting Metalizatio
n)（以下、「ＢＬＭ」という。）２７を形成する。そし
て、図９に示すように、そのＢＬＭ２７の上に、はんだ
バンプ３０となるＰｂ（鉛）−Ｓｎ（スズ）層２９を蒸
着技術により形成し、プローブ針３１を用いて半導体チ
ップ２１の電気的動作状況を検査した後に、蒸着された
Ｐｂ−Ｓｎ層２９を均一なはんだ組成にするために不活
性雰囲気中で加熱し、表面張力によって半球状のはんだ
バンプ３０を形成（ウエットバック法）したものであ
る。
【０００８】そして、この後にウエハ状態にある半導体
チップ２１をダイシングして組立ててゆく。
チップ２１をダイシングして組立ててゆく。
【０００９】
【発明が解決しようとする課題】しかし、上記のような
従来技術では、半導体チップ２１内のすべてのチップ電
極２６にＰｂ−Ｓｎ層２９が形成された後に半導体チッ
プ２１の検査が行なわれるために、この時点で不良品と
なった半導体チップ２１上に形成されたＰｂ−Ｓｎ層２
９は無駄になることになる。
従来技術では、半導体チップ２１内のすべてのチップ電
極２６にＰｂ−Ｓｎ層２９が形成された後に半導体チッ
プ２１の検査が行なわれるために、この時点で不良品と
なった半導体チップ２１上に形成されたＰｂ−Ｓｎ層２
９は無駄になることになる。
【００１０】また、Ｐｂ−Ｓｎ層２９に当てられるプロ
ーブ針３１には、はんだが付着して電気抵抗が増大する
ためにこれを除去する必要があるが、この除去作業自体
が煩雑であり、さらには、除去作業によってプローブ針
３１の寿命が短くなってしまう。
ーブ針３１には、はんだが付着して電気抵抗が増大する
ためにこれを除去する必要があるが、この除去作業自体
が煩雑であり、さらには、除去作業によってプローブ針
３１の寿命が短くなってしまう。
【００１１】ここで、Ｐｂ−Ｓｎ層２９の形成前に半導
体チップ２１の検査を行うことも考えられるが、このよ
うな方法によれば、ＢＬＭ２７にプローブ針３１を当て
る必要があることから、このプローブ針３１によってＢ
ＬＭ２７が傷つけられ、はんだ濡れ不良を起こすおそれ
がある。したがって、Ｐｂ−Ｓｎ層２９の形成前に検査
を行うことは、実質的には不可能である。
体チップ２１の検査を行うことも考えられるが、このよ
うな方法によれば、ＢＬＭ２７にプローブ針３１を当て
る必要があることから、このプローブ針３１によってＢ
ＬＭ２７が傷つけられ、はんだ濡れ不良を起こすおそれ
がある。したがって、Ｐｂ−Ｓｎ層２９の形成前に検査
を行うことは、実質的には不可能である。
【００１２】そこで、本発明の目的は、良品の半導体チ
ップのみにはんだバンプを形成することのできる半導体
集積回路装置およびその検査方法に関する技術を提供す
ることにある。
ップのみにはんだバンプを形成することのできる半導体
集積回路装置およびその検査方法に関する技術を提供す
ることにある。
【００１３】本発明の他の目的は、半導体チップの検査
におけるプローブ針の長寿命化を図ることのできる半導
体集積回路装置およびその検査方法に関する技術を提供
することにある。
におけるプローブ針の長寿命化を図ることのできる半導
体集積回路装置およびその検査方法に関する技術を提供
することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【００１６】すなわち、本発明の半導体集積回路装置
は、半導体チップのチップ電極上に形成され、はんだバ
ンプを設けるための電極下地が、導電性を有しかつはん
だ濡れ性のない第１薄膜層と、前記第１薄膜層に積層さ
れ、導電性を有しかつはんだ濡れ性のある第２薄膜層と
から形成されており、この第１薄膜層に第２薄膜層非形
成領域が設けられているものである。
は、半導体チップのチップ電極上に形成され、はんだバ
ンプを設けるための電極下地が、導電性を有しかつはん
だ濡れ性のない第１薄膜層と、前記第１薄膜層に積層さ
れ、導電性を有しかつはんだ濡れ性のある第２薄膜層と
から形成されており、この第１薄膜層に第２薄膜層非形
成領域が設けられているものである。
【００１７】この場合において、半導体チップ上のチッ
プ電極のそれぞれに設けられた第２薄膜層非形成領域
は、一列となるように形成することができる。
プ電極のそれぞれに設けられた第２薄膜層非形成領域
は、一列となるように形成することができる。
【００１８】また、本発明の半導体集積回路装置の検査
方法は、電極下地の第１薄膜層に設けられた第２薄膜層
非形成領域に対してプローブ針を当てて半導体チップの
電気的動作状況を検査するものである。
方法は、電極下地の第１薄膜層に設けられた第２薄膜層
非形成領域に対してプローブ針を当てて半導体チップの
電気的動作状況を検査するものである。
【００１９】この場合において、半導体チップの電気的
動作状況の検査は、電極下地形成後で、はんだ層形成前
に行うものとすることができる。
動作状況の検査は、電極下地形成後で、はんだ層形成前
に行うものとすることができる。
【００２０】
【作用】上記のような構成の発明によれば、電極下地で
ある第１薄膜層に、プローブ針を当てて半導体チップの
電気的動作状況の検査を行うための第２薄膜層非形成領
域が設けられているので、プローブ針にはんだが付着す
ることなく半導体チップの検査が行える。
ある第１薄膜層に、プローブ針を当てて半導体チップの
電気的動作状況の検査を行うための第２薄膜層非形成領
域が設けられているので、プローブ針にはんだが付着す
ることなく半導体チップの検査が行える。
【００２１】したがって、プローブ針に付着したはんだ
を除去する作業が不要になり、また、プローブ針の長寿
命化を図ることができる。さらに、半導体チップの検査
をはんだ層の形成前に行なえば、良品の半導体チップの
みにはんだバンプを形成することが可能となり、はんだ
の使用量を少なくでき材料コストを低減することができ
る。
を除去する作業が不要になり、また、プローブ針の長寿
命化を図ることができる。さらに、半導体チップの検査
をはんだ層の形成前に行なえば、良品の半導体チップの
みにはんだバンプを形成することが可能となり、はんだ
の使用量を少なくでき材料コストを低減することができ
る。
【００２２】
【実施例１】図１は本発明の一実施例である半導体集積
回路装置の半導体チップを示す断面図、図２はその半導
体チップのＢＬＭの形成方法を示す断面図、図３はその
半導体チップの平面図、そして、図４はその半導体チッ
プの検査におけるプローブ針の位置を示す断面図であ
る。
回路装置の半導体チップを示す断面図、図２はその半導
体チップのＢＬＭの形成方法を示す断面図、図３はその
半導体チップの平面図、そして、図４はその半導体チッ
プの検査におけるプローブ針の位置を示す断面図であ
る。
【００２３】まず、本実施例の半導体集積回路装置の構
成について説明する。
成について説明する。
【００２４】本実施例の半導体集積回路装置に用いられ
る半導体チップ１は、回路素子（図示せず）が形成され
た半導体ウエハ２上に絶縁膜３を介してたとえばアルミ
ニウムからなる内部配線４が形成され、この内部配線４
上にさらに絶縁膜５が形成されているものである。そし
て、この絶縁膜５の一部が開孔されてチップ電極６が設
けられ、このチップ電極６上に、たとえばＣｒ−Ｃｕ−
Ａｕからなる多層の金属薄膜で電極下地（ＢＬＭ）７が
形成されている。
る半導体チップ１は、回路素子（図示せず）が形成され
た半導体ウエハ２上に絶縁膜３を介してたとえばアルミ
ニウムからなる内部配線４が形成され、この内部配線４
上にさらに絶縁膜５が形成されているものである。そし
て、この絶縁膜５の一部が開孔されてチップ電極６が設
けられ、このチップ電極６上に、たとえばＣｒ−Ｃｕ−
Ａｕからなる多層の金属薄膜で電極下地（ＢＬＭ）７が
形成されている。
【００２５】ここで、このＢＬＭ７は、導電性を有しか
つはんだ濡れ性のない、たとえばＣｒからなる第１薄膜
層７ａの上に、導電性を有しかつはんだ濡れ性のある、
たとえばＣｕおよびＡｕからなる第２薄膜層７ｂが積層
されている。
つはんだ濡れ性のない、たとえばＣｒからなる第１薄膜
層７ａの上に、導電性を有しかつはんだ濡れ性のある、
たとえばＣｕおよびＡｕからなる第２薄膜層７ｂが積層
されている。
【００２６】このＢＬＭ７は、図２に示すように、同一
幅の第１薄膜層７ａおよび第２薄膜層７ｂを形成し、こ
の第２薄膜層７ｂの上にフォトレジスト膜８を塗布して
ウェットエッチングをすることで第２薄膜層７ｂの外周
部を取り去って形成されている。したがって、図３に示
すように、同心的に形成された第１薄膜層７ａは、第２
薄膜層７ｂよりも広い面積とされることによって、第２
薄膜層非形成領域７ａ1 が設けられている。
幅の第１薄膜層７ａおよび第２薄膜層７ｂを形成し、こ
の第２薄膜層７ｂの上にフォトレジスト膜８を塗布して
ウェットエッチングをすることで第２薄膜層７ｂの外周
部を取り去って形成されている。したがって、図３に示
すように、同心的に形成された第１薄膜層７ａは、第２
薄膜層７ｂよりも広い面積とされることによって、第２
薄膜層非形成領域７ａ1 が設けられている。
【００２７】そして、ＢＬＭ７の第２薄膜層７ｂ上に、
たとえばＰｂ−Ｓｎ層（はんだ層）９が形成され、ウェ
ットバック法にてはんだバンプ１０が形成されるように
なっている。
たとえばＰｂ−Ｓｎ層（はんだ層）９が形成され、ウェ
ットバック法にてはんだバンプ１０が形成されるように
なっている。
【００２８】次に、本実施例の半導体集積回路装置の作
用について説明する。
用について説明する。
【００２９】本実施例の半導体集積回路装置において
も、半導体チップ１の電気的動作状況の検査が行われる
が、この検査はチップ電極６にＢＬＭ７である第１薄膜
層７ａおよび第２薄膜層７ｂが形成された後、すなわち
Ｐｂ−Ｓｎ層９が形成される前に、第１薄膜層７ａの第
２薄膜層非形成領域７ａ1 に対してプローブ針１１を当
てることによって行われる。そして、このプローブ針１
１は、図２の破線に示すような軌跡を描くことなる。
も、半導体チップ１の電気的動作状況の検査が行われる
が、この検査はチップ電極６にＢＬＭ７である第１薄膜
層７ａおよび第２薄膜層７ｂが形成された後、すなわち
Ｐｂ−Ｓｎ層９が形成される前に、第１薄膜層７ａの第
２薄膜層非形成領域７ａ1 に対してプローブ針１１を当
てることによって行われる。そして、このプローブ針１
１は、図２の破線に示すような軌跡を描くことなる。
【００３０】半導体チップ１の検査の終了後に、はんだ
バンプ１０となるＰｂ−Ｓｎ層９が蒸着技術により形成
され、この蒸着されたＰｂ−Ｓｎ層９を不活性雰囲気中
で加熱して半球状のはんだバンプ１０が形成される。
バンプ１０となるＰｂ−Ｓｎ層９が蒸着技術により形成
され、この蒸着されたＰｂ−Ｓｎ層９を不活性雰囲気中
で加熱して半球状のはんだバンプ１０が形成される。
【００３１】すなわち、前記のように、本実施例の半導
体集積回路装置におけるＢＬＭ７は、チップ電極上６に
形成された第１薄膜層７ａと、この第１薄膜層７ａに積
層された第２薄膜層７ｂとからなり、第１薄膜層７ａの
一部に第２薄膜層非形成領域７ａ1 が設けられている。
体集積回路装置におけるＢＬＭ７は、チップ電極上６に
形成された第１薄膜層７ａと、この第１薄膜層７ａに積
層された第２薄膜層７ｂとからなり、第１薄膜層７ａの
一部に第２薄膜層非形成領域７ａ1 が設けられている。
【００３２】そして、この第１薄膜層７ａは、導電性を
有しかつはんだ濡れ性のない、たとえばＣｒからなって
おり、Ｐｂ−Ｓｎ層９が形成されるのはこの第１薄膜層
７ａではなく、第１薄膜層７ａに積層され、導電性を有
しかつはんだ濡れ性のある、たとえばＣｕおよびＡｕか
らなる第２薄膜層７ｂである。
有しかつはんだ濡れ性のない、たとえばＣｒからなって
おり、Ｐｂ−Ｓｎ層９が形成されるのはこの第１薄膜層
７ａではなく、第１薄膜層７ａに積層され、導電性を有
しかつはんだ濡れ性のある、たとえばＣｕおよびＡｕか
らなる第２薄膜層７ｂである。
【００３３】したがって、第１薄膜層７ａがプローブ針
１１が当てられることによって傷つけられても第２薄膜
層７ｂには何等の悪影響も与えず、この第２薄膜層７ｂ
に形成されたはんだバンプ１０にはんだ濡れ不良が発生
することはないからである。
１１が当てられることによって傷つけられても第２薄膜
層７ｂには何等の悪影響も与えず、この第２薄膜層７ｂ
に形成されたはんだバンプ１０にはんだ濡れ不良が発生
することはないからである。
【００３４】そして、本実施例の半導体集積回路装置に
おいてはＰｂ−Ｓｎ層９の形成前に半導体チップ１の検
査を行うことができるので、プローブ針１１にはんだが
付着することはなく、したがって、プローブ針１１に付
着したはんだを除去する作業が不要になるのみならず、
プローブ針１１の長寿命化を図ることができる。
おいてはＰｂ−Ｓｎ層９の形成前に半導体チップ１の検
査を行うことができるので、プローブ針１１にはんだが
付着することはなく、したがって、プローブ針１１に付
着したはんだを除去する作業が不要になるのみならず、
プローブ針１１の長寿命化を図ることができる。
【００３５】さらに、半導体チップ１の検査はＰｂ−Ｓ
ｎ層９の形成前に行なわれるために、検査後の良品の半
導体チップ１のみにはんだバンプ１０を形成することが
可能となり、はんだの使用量を少なくでき材料コストを
低減することができる。
ｎ層９の形成前に行なわれるために、検査後の良品の半
導体チップ１のみにはんだバンプ１０を形成することが
可能となり、はんだの使用量を少なくでき材料コストを
低減することができる。
【００３６】
【実施例２】図５は本発明の他の実施例である半導体集
積回路装置の半導体チップを示す断面図、図６はその半
導体チップのＢＬＭの形成方法を示す断面図、そして、
図７はその半導体チップの平面図である。
積回路装置の半導体チップを示す断面図、図６はその半
導体チップのＢＬＭの形成方法を示す断面図、そして、
図７はその半導体チップの平面図である。
【００３７】本実施例の半導体集積回路装置のＢＬＭ１
７はリフトオフ法により形成されているもので、図５お
よび図６に示すように、チップ電極６上の、導電性を有
しかつはんだ濡れ性のない、たとえばＴｉ（チタン）か
らなる第１薄膜層１７ａの一部を被うようにフォトレジ
スト膜１２を塗布して、スパッタリングによって、導電
性を有しかつはんだ濡れ性のある、たとえばＮｉ（ニッ
ケル）およびＡｕ（金）からなる第２薄膜層１７ｂを形
成し、その後、このフォトレジスト膜１２を除去するこ
とによって形成されるものである。
７はリフトオフ法により形成されているもので、図５お
よび図６に示すように、チップ電極６上の、導電性を有
しかつはんだ濡れ性のない、たとえばＴｉ（チタン）か
らなる第１薄膜層１７ａの一部を被うようにフォトレジ
スト膜１２を塗布して、スパッタリングによって、導電
性を有しかつはんだ濡れ性のある、たとえばＮｉ（ニッ
ケル）およびＡｕ（金）からなる第２薄膜層１７ｂを形
成し、その後、このフォトレジスト膜１２を除去するこ
とによって形成されるものである。
【００３８】また、図７に示すように、第１薄膜層１７
ａと第２薄膜層１７ｂとが非同心的に形成されることに
よって、半導体チップ１上のチップ電極６のそれぞれに
設けられた第２薄膜層非形成領域１７ａ1 が一列となる
ように形成されている。
ａと第２薄膜層１７ｂとが非同心的に形成されることに
よって、半導体チップ１上のチップ電極６のそれぞれに
設けられた第２薄膜層非形成領域１７ａ1 が一列となる
ように形成されている。
【００３９】本実施例の半導体集積回路装置における半
導体チップ１の検査も、前記実施例１の半導体集積回路
装置と同様に、Ｐｂ−Ｓｎ層９が形成される前に、プロ
ーブ針１１が図８の破線に示す軌跡を描くことによって
行なわれる。
導体チップ１の検査も、前記実施例１の半導体集積回路
装置と同様に、Ｐｂ−Ｓｎ層９が形成される前に、プロ
ーブ針１１が図８の破線に示す軌跡を描くことによって
行なわれる。
【００４０】そして、半導体チップ１の検査の終了後に
はんだバンプ１０となるＰｂ−Ｓｎ層９を蒸着技術によ
り形成し、この蒸着されたＰｂ−Ｓｎ層９を不活性雰囲
気中で加熱して半球状のはんだバンプ１０を形成する。
はんだバンプ１０となるＰｂ−Ｓｎ層９を蒸着技術によ
り形成し、この蒸着されたＰｂ−Ｓｎ層９を不活性雰囲
気中で加熱して半球状のはんだバンプ１０を形成する。
【００４１】本実施例の半導体集積回路装置によれば、
前記実施例１の半導体集積回路装置による作用に加え
て、第１薄膜層１７ａと第２薄膜層１７ｂとが非同心的
に形成されることによって、半導体チップ１上のチップ
電極６のそれぞれに設けられた第２薄膜層非形成領域１
７ａ1 が一列となるように形成されているので、複数の
チップ電極６の配列が不規則な場合であっても、半導体
チップ１を検査するためのプローブ針１１は必要最少限
の軌跡を描くことが可能となり、検査時間を短縮するこ
とができる。
前記実施例１の半導体集積回路装置による作用に加え
て、第１薄膜層１７ａと第２薄膜層１７ｂとが非同心的
に形成されることによって、半導体チップ１上のチップ
電極６のそれぞれに設けられた第２薄膜層非形成領域１
７ａ1 が一列となるように形成されているので、複数の
チップ電極６の配列が不規則な場合であっても、半導体
チップ１を検査するためのプローブ針１１は必要最少限
の軌跡を描くことが可能となり、検査時間を短縮するこ
とができる。
【００４２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更が可能であることは言うまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更が可能であることは言うまでもない。
【００４３】たとえば、前記実施例においては、ＢＬＭ
の第１薄膜層における第２薄膜層非形成領域は、第２薄
膜層よりも第１薄膜層の面積を広く設けることで形成し
たが、第１薄膜層と第２薄膜層とを同一面積として、両
者をずらして設けることで第２薄膜層非形成領域を形成
することや、第２薄膜層よりも第１薄膜層の面積を狭く
設け、同様に両者をずらして設けることで第２薄膜層非
形成領域を形成することも可能である。
の第１薄膜層における第２薄膜層非形成領域は、第２薄
膜層よりも第１薄膜層の面積を広く設けることで形成し
たが、第１薄膜層と第２薄膜層とを同一面積として、両
者をずらして設けることで第２薄膜層非形成領域を形成
することや、第２薄膜層よりも第１薄膜層の面積を狭く
設け、同様に両者をずらして設けることで第２薄膜層非
形成領域を形成することも可能である。
【００４４】また、前記第１薄膜層と第２薄膜層とはい
ずれも相似形とされているが、非相似形であってもよ
く、その形状についても真円に限定されるものではな
く、たとえば楕円としたり長円としたり、さらには方形
とするなど種々の形状とすることができる。
ずれも相似形とされているが、非相似形であってもよ
く、その形状についても真円に限定されるものではな
く、たとえば楕円としたり長円としたり、さらには方形
とするなど種々の形状とすることができる。
【００４５】実施例２における半導体集積回路装置にお
いては、第１薄膜層と第２薄膜層とが非同心的に設ける
ことによって、半導体チップ上のチップ電極のそれぞれ
に設けられた第２薄膜層非形成領域が一列となるように
形成されているが、両者を同心的に設けることによって
このように形成することも可能である。
いては、第１薄膜層と第２薄膜層とが非同心的に設ける
ことによって、半導体チップ上のチップ電極のそれぞれ
に設けられた第２薄膜層非形成領域が一列となるように
形成されているが、両者を同心的に設けることによって
このように形成することも可能である。
【００４６】半導体チップの検査についても、本実施例
においてはＰｂ−Ｓｎ層の形成前に行っているが、Ｐｂ
−Ｓｎ層形成後やはんだバンプ形成後に、プローブ針を
第１薄膜層に当てて検査することもできる。
においてはＰｂ−Ｓｎ層の形成前に行っているが、Ｐｂ
−Ｓｎ層形成後やはんだバンプ形成後に、プローブ針を
第１薄膜層に当てて検査することもできる。
【００４７】さらに、第１薄膜層と第２薄膜層を形成し
ている金属は、前記実施例に限定されるものでないこと
はもちろんであり、また第２薄膜層をたとえばＣｕのみ
で形成するなど、それぞれの薄膜層は一つの金属で形成
されていても、複数の金属で形成されていてもよい。
ている金属は、前記実施例に限定されるものでないこと
はもちろんであり、また第２薄膜層をたとえばＣｕのみ
で形成するなど、それぞれの薄膜層は一つの金属で形成
されていても、複数の金属で形成されていてもよい。
【００４８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
【００４９】(1).すなわち、前記したような本発明によ
れば、半導体チップのチップ電極上に形成された電極下
地の第１薄膜層に第２薄膜層非形成領域が設けられてい
るので、このはんだバンプが形成されない第２薄膜層非
形成領域にプローブ針を当てることによって、半導体チ
ップの検査を行うことができる。
れば、半導体チップのチップ電極上に形成された電極下
地の第１薄膜層に第２薄膜層非形成領域が設けられてい
るので、このはんだバンプが形成されない第２薄膜層非
形成領域にプローブ針を当てることによって、半導体チ
ップの検査を行うことができる。
【００５０】したがって、プローブ針が当てられること
によって第１薄膜層が傷つけられても第２薄膜層には何
等の悪影響も与えることはなく、形成されたはんだバン
プにはんだ濡れ不良は発生しない。
によって第１薄膜層が傷つけられても第２薄膜層には何
等の悪影響も与えることはなく、形成されたはんだバン
プにはんだ濡れ不良は発生しない。
【００５１】(2).よって、プローブ針にはんだが付着す
ることはなく、プローブ針に付着したはんだを除去する
作業が不要になる。したがって、プローブ針にはんだ除
去作業に伴う無用のストレスをかけることがなくなり、
プローブ針の長寿命化を図ることができる。
ることはなく、プローブ針に付着したはんだを除去する
作業が不要になる。したがって、プローブ針にはんだ除
去作業に伴う無用のストレスをかけることがなくなり、
プローブ針の長寿命化を図ることができる。
【００５２】(3).さらに、半導体チップの検査ははんだ
層の形成前に行なわれるために、検査後の良品の半導体
チップのみにはんだバンプを形成することが可能とな
り、はんだの使用量を少なくでき材料コストを低減する
ことができる。
層の形成前に行なわれるために、検査後の良品の半導体
チップのみにはんだバンプを形成することが可能とな
り、はんだの使用量を少なくでき材料コストを低減する
ことができる。
【００５３】(4).特に、半導体チップの電気的動作状況
の検査をはんだ層形成前に行うことにより、検査の結
果、良品とされる半導体チップのみにはんだバンプを形
成することが可能となり、はんだの使用量を少なくでき
材料コストを低減することができる。
の検査をはんだ層形成前に行うことにより、検査の結
果、良品とされる半導体チップのみにはんだバンプを形
成することが可能となり、はんだの使用量を少なくでき
材料コストを低減することができる。
【００５４】(5).また、半導体チップ上のチップ電極の
それぞれに設けられた第２薄膜層非形成領域が一列とな
るように形成された半導体集積回路装置によれば、半導
体チップに形成された複数のチップ電極の配列が不規則
な場合であっても、プローブ針は必要最少限の軌跡を描
くことが可能となり、検査時間を短縮することができ
る。
それぞれに設けられた第２薄膜層非形成領域が一列とな
るように形成された半導体集積回路装置によれば、半導
体チップに形成された複数のチップ電極の配列が不規則
な場合であっても、プローブ針は必要最少限の軌跡を描
くことが可能となり、検査時間を短縮することができ
る。
【００５５】(6).そして、このような種々の効果によっ
て、低コストの半導体集積回路装置を提供することがで
きる。
て、低コストの半導体集積回路装置を提供することがで
きる。
【図１】本発明の実施例１による半導体集積回路装置の
半導体チップを示す断面図である。
半導体チップを示す断面図である。
【図２】その半導体チップの電極下地の形成方法を示す
断面図である。
断面図である。
【図３】その半導体チップの平面図である。
【図４】その半導体チップの検査におけるプローブ針の
位置を示す断面図である。
位置を示す断面図である。
【図５】本発明の実施例２による半導体集積回路装置の
半導体チップを示す断面図である。
半導体チップを示す断面図である。
【図６】その半導体チップの電極下地の形成方法を示す
断面図である。
断面図である。
【図７】その半導体チップの平面図である。
【図８】従来の半導体集積回路装置の半導体チップを示
す断面図である。
す断面図である。
【図９】その半導体チップの検査におけるプローブ針の
位置を示す断面図である。
位置を示す断面図である。
１ 半導体チップ ２ 半導体ウエハ ３ 絶縁膜 ４ 内部配線 ５ 絶縁膜 ６ チップ電極 ７ 電極下地（ＢＬＭ） ７ａ 第１薄膜層 ７ａ1 第２薄膜層非形成領域 ７ｂ 第２薄膜層 ８ フォトレジスト膜 ９ Ｐｂ−Ｓｎ層（はんだ層） １０ はんだバンプ １１ プローブ針 １２ フォトレジスト膜 １７ 電極下地（ＢＬＭ） １７ａ 第１薄膜層 １７ａ1 第２薄膜層非形成領域 １７ｂ 第２薄膜層 ２１ 半導体チップ ２４ 内部配線 ２５ 絶縁膜 ２６ チップ電極 ２７ 電極下地（ＢＬＭ） ２９ Ｐｂ−Ｓｎ層（はんだ層） ３０ はんだバンプ ３１ プローブ針
Claims (5)
- 【請求項１】 半導体チップのチップ電極上に形成さ
れ、はんだバンプを設けるための電極下地が、導電性を
有しかつはんだ濡れ性のない第１薄膜層と、前記第１薄
膜層に積層され、導電性を有しかつはんだ濡れ性のある
第２薄膜層とから形成され、前記第１薄膜層に第２薄膜
層非形成領域が設けられていることを特徴とする半導体
集積回路装置。 - 【請求項２】 前記第１薄膜層が前記第２薄膜層より広
い面積とされることで、前記第１薄膜層に第２薄膜層非
形成領域が設けられていることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記半導体チップ上の前記チップ電極の
それぞれに設けられた前記第２薄膜層非形成領域が一列
となるように形成されていることを特徴とする請求項１
または２記載の半導体集積回路装置。 - 【請求項４】 前記電極下地の前記第１薄膜層に設けら
れた前記第２薄膜層非形成領域に対してプローブ針を当
てて前記半導体チップの電気的動作状況を検査すること
を特徴とする半導体集積回路装置の検査方法。 - 【請求項５】 前記半導体チップの電気的動作状況の検
査は、前記電極下地形成後で、はんだ層形成前に行われ
ることを特徴とする請求項４記載の半導体集積回路装置
の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118135A JPH06334009A (ja) | 1993-05-20 | 1993-05-20 | 半導体集積回路装置およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118135A JPH06334009A (ja) | 1993-05-20 | 1993-05-20 | 半導体集積回路装置およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334009A true JPH06334009A (ja) | 1994-12-02 |
Family
ID=14728922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118135A Pending JPH06334009A (ja) | 1993-05-20 | 1993-05-20 | 半導体集積回路装置およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013034A (ja) * | 2005-07-04 | 2007-01-18 | Mitsubishi Electric Corp | 半導体装置 |
| JP2017054905A (ja) * | 2015-09-09 | 2017-03-16 | 三菱電機株式会社 | 半導体装置 |
-
1993
- 1993-05-20 JP JP5118135A patent/JPH06334009A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013034A (ja) * | 2005-07-04 | 2007-01-18 | Mitsubishi Electric Corp | 半導体装置 |
| JP4659534B2 (ja) * | 2005-07-04 | 2011-03-30 | 三菱電機株式会社 | 半導体装置 |
| JP2017054905A (ja) * | 2015-09-09 | 2017-03-16 | 三菱電機株式会社 | 半導体装置 |
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