JPH11512570A - 半導体メモリ回路 - Google Patents

半導体メモリ回路

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JPH11512570A
JPH11512570A JP9512668A JP51266897A JPH11512570A JP H11512570 A JPH11512570 A JP H11512570A JP 9512668 A JP9512668 A JP 9512668A JP 51266897 A JP51266897 A JP 51266897A JP H11512570 A JPH11512570 A JP H11512570A
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フェイザン，ピエール，シー．
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マイクロン テクノロジー，インク．
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Abstract

(57)【要約】 最も好ましくはダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路であるところの、改良された高密度メモリ回路を製造するための処理方法が開示されている。半導体メモリ装置は、イ）半導体ダイ（１２）上に形成された多重メモリアレイに配置された総数が６８，０００，０００個よりは多くない数の機能し且つアドレス指定可能に動作するメモリセル（１６０）と、ロ）データを一つ又はそれ以上のメモリセルに書き込み、及び一つ又はそれ以上のメモリセルから読み出すことを可能にする、半導体ダイ上に形成された回路（１６６）とを含む。少なくとも一つのメモリアレイは、少なくとも１２８個の機能し且つアドレス指定可能に動作するメモリセルを有する、少なくとも１００平方ミクロンの連続したダイ表面領域を有する。少なくとも１７０個の機能し且つアドレス指定可能に動作するメモリセルを有する、少なくとも１００平方ミクロンの連続したダイ表面領域があることがより好ましい。

Description

【発明の詳細な説明】 半導体メモリ回路産業上の技術分野 本発明は、集積度レベルが６４Ｍ、１６Ｍ、４Ｍの半導体メモリの製造に関す る。背景技術 高密度集積回路は、主に半導体ウェーハから製造される。製造が完了すると、 ウェーハは複数個の同一の個別ダイ領域を有することになり、これは最終的には 個別のチップを形成するようにウェーハから切り離される。ダイ領域又は分離さ れたダイはその機能がテストされ、良品ダイは、最終製品又は装置に使用される 別個の収容パッケージに封止される。 集積回路の一つの形式はメモリである。半導体メモリの基本ユニットはメモリ セルである。１ビットの情報を蓄積することができるメモリセルは、半導体基板 又はウェーハの単位領域当たりに、より多くのメモリセルが設けられるために、 どんどんそのサイズが小さくなってきている。これにより、集積メモリ回路はよ り小さくなり、また動作速度はより速くなっている。 例えば、半導体メモリには、ＲＯＭ，ＲＡＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰ ＲＯＭが含まれる。ある者は動作速度よりも小ささ及び経済性を強調する。また 他の者は、電光のような動作速度の速さに焦点を合わせる。メモリのある種の物 はデータを無期限に記憶し、また他のメモリはデータを一時的に記憶するもので あり、その結果、毎秒数百回、データの更新が行われなければならない。最も小 さいメモリセルは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の単一ト ランジスタと単一コンデンサからなる。 メモリチップを分類する方法で産業上認められている方法の一つは、単一チッ プ上に搭載される、最終的に機能し且つ動作上アドレス指定可能なメモリセルの 数の多少による方法である。蓄積度を最大とするには、各セルは、多重的に反復 されたメモリアレイとして配列される。ＤＲＡＭの製造技術は、何百万もの機能 的であって動作上アドレス指定可能なメモリセルを、単一チップ上に搭載するこ とができる段階にまで発展してきた。半導体メモリの製造において、単一トラン ジスタと他のメモリセルの蓄積度を最大限とする努力が現在も続けられている。 新しい製造方法の各世代により、単位ダイ当たりのメモリセルの数は、四つの 世代を経て歴史的に増加した。例えば、一般的に２５６Ｋ（１チップ当たり２６ ２，１４４個のアドレス可能なＤＲＡＭセル）の世代と言われるものは、１Ｍ（ １チップ当たり１，０４８，５７６個のアドレス可能なＤＲＡＭセル）の世代に なった。１Ｍ世代のものは次に４Ｍ（１チップ当たり４，１９４，３０４個のア ドレス可能なＤＲＡＭセル）の世代となった。４Ｍ世代のものは１６Ｍ（１チッ プ当たり１６，７７７，２１６個のアドレス可能なＤＲＡＭセル）世代となり、 これは更に６４Ｍ（１チップ当たり６７，１０８，８６４個のアドレス可能なＤ ＲＡＭセル）の世代となった。これら四世代の次の世代として、メモリセルのピ ッチが０．６ミクロンである２５６Ｍ（１チップ当たり２６８，４３５，４５６ 個のアドレス可能なＤＲＡＭセル）と言われるものに現在は産業が進んできてい る。歴史的には各世代において、１チップ当たりのアドレス指定可能なメモリセ ルの数は、チップエリアの増加に伴って、正確に四つの段階を経て増加している 。しかしながら、チップエリアの増加はセル数の増加に正比例的なものではなか った。これは、メモリセルのサイズを小さくすることにより、集積の密度を増す ことを可能とする改良された製造技術によるものである。それにもかかわらず、 それぞれ次の世代により、一つのチップ上において、メモリセルの数を前の世代 から４倍にした。図面の簡単な説明 本発明の好適実施例を以下の添付図面を参照しながら説明する。 図１は、半導体ウェーハ片の略断面図である。 図２は、図１により示されるものの次の製造処理における図１のウェーハの図 である。 図３は、図２により示されるものの次の製造処理における図１のウェーハの図 である。 図４は、図３により示されるものの次の製造処理における図１のウェーハの図 である。 図５は、図４により示されるものの次の製造処理における図１のウェーハの図 である。 図６は、図５により示されるものの次の製造処理における図１のウェーハの図 である。 図７は、図６により示されるものの次の製造処理における図１のウェーハの図 である。 図８は、図７により示されるものの次の製造処理における図１のウェーハの図 である。 図９は、図８により示されるものの次の製造処理における図１のウェーハの図 である。 図１０は、図９の略上面図である。 図１１は、図９により示されるものの次の製造処理における図１のウェーハの 図である。 図１２は、図１１により示されるものの次の製造処理における図１のウェーハ の図である。 図１３は、他の半導体ウェーハ片の略断面図である。 図１４は、図１３により示されるものの次の製造処理における図１３のウェー ハの図である。 図１５は、図１４により示されるものの次の製造処理における図１３のウェー ハの図である。 図１６は、更に他の半導体ウェーハ片の略断面図である。 図１７は、図１６により示されるものの次の製造処理における図１６のウェー ハの図である。 図１８は、図１７により示されるものの次の製造処理における図１６のウェー ハの図である。 図１９は、更に他の半導体ウェーハ片の略断面図である。 図２０は、図１９の略上面図である。 図２１は、更に他の半導体ウェーハ片の略断面図である。 図２２は、図２１の略上面図である。 図２３は、図２１により示されるものの次の製造処理における図２１のウェー ハの図である。 図２４は、他の半導体ウェーハの略断面図である。 図２５は、図２４の略上面図である。 図２６は、他の実施例のレイアウトの略断面図である。 図２７は、垂直面でツイスト又はスワップしたデジット線の略斜視図である。 図２８は、垂直面でツイスト又はスワップした他の実施例のデジット線の略斜 視図である。 図２９は、垂直面でツイスト又はスワップした更に他の実施例のデジット線の 斜視図である。 図３０は、垂直面でツイスト又はスワップした更に他の実施例のデジット線の 斜視図である。 図３１と図３２は、メモリ回路レイアウトの上面概略図である。 図３３は、図２６のデジット線に沿って切り取った半導体ウェーハ片の略断面 図である。 図３４は、半導体パッケージの斜視図である。 図３５は半導体メモリ装置の回路レイアウトの略図である。本発明を実施するための最良の方法及び発明の開示 メモリ及び他の電子回路を実施することには、絶縁されているデバイスを、特 別な電気経路を介して結合することが含まれる。さらに、基板内に形成されてい るデバイス同士を互いに電気的に絶縁することも必要である。回路の集積密度が 増すことに伴うデバイス間の電気的絶縁の問題は、現在もその研究開発が続けら れている事項である。 デバイスを絶縁する方法の一つには、基板の非活性（フィールド）領域内の半 窪み或いは全窪み酸化膜の形成が含まれる。これらの領域は、典型的に“フィー ルド酸化膜”と呼ばれ、露出したシリコンの局所酸化、即ち、所謂ＬＯＣＯＳに よって形成される。このような酸化膜の形成方法の一つに、それらの下に発生す る酸化を阻止するシリコン窒化膜の薄い層で活性領域を覆う方法がある。犠牲パ ッド酸化膜の薄い介在層は、後の窒化膜の除去の間にストレスを軽減し、基板を ダメージから保護するために、シリコン基板と窒化層との間に設けられる。次に 基板のマスクされていない或いは露出しているフィールド領域は、典型的には大 気圧のもと、温度が約１０００℃で、２〜４時間、湿式Ｈ2Ｏ酸化される。これ により、マスキング窒化膜がない場所にフィールド酸化成長が生ずる。 しかしながら窒化膜のエッジ部分では、多少の酸化物質が横方向にも拡散する 。これは酸化膜が窒化膜のエッジの下に成長し、それを持ち上げることの原因と なる。窒化膜のエッジにおける酸化膜の形状は、あらかじめ形成された他の酸化 膜の層に対して徐々に先細になって同化していく酸化膜のくさび状の形状である ため、一般的には“バーズビーグ”と呼ばれている。バーズビークは、デバイス が形成される活性領域へのフィールド酸化膜の横からの拡張又は侵食である。バ ーズビークの長さは、多数あるパラメータにもよるが、一辺あたり典型的には０ ．１５ミクロンから０．５ミクロンである。 このバーズビークによって生ずる酸化膜の薄い領域は、有効な絶縁性を提供で きないという不都合があり、その上半導体ウェーハ上で、貴重な領域を無駄に消 費する。更に、回路密度（一般的に最小デバイスピッチと呼ばれる）は１．０ミ クロン以下になっているため、従来のＬＯＣＯＳ技術では、マスキングスタック の下の酸化膜の極端な侵食のために目的を達成できない。このような場合に、マ スキングブロックスタックが密であれば、隣接するバーズビークが効果的に結合 する結果となり、従って、効果的にスタックを持ち上げ、酸化に対してはマスキ ング効果をもたらさないこととなる。 本発明による開示は、バーズビークの侵食を最小限にするため、酸化状態のた めに乾式高圧力Ｏ2酸化雰囲気を用いることができるようにする改善された技術 を提供する。この開示はまた、バーズビークの大きさを都合よく最小限にするよ うな方法で、フィールド酸化領域を形成する改善された技術を提供する。本発明 による開示はまた、一定の隣接するメモリセル間のフィールド酸化領域を不要と することを可能とする改善された技術を提供する。 更に、高密度ＤＲＡＭに要求されるメモリセルの大きさの縮小は、メモリセル 容量の蓄積ノードに使われる領域を、その縮小に応じて減少させる。更に、設計 及び動作上のパラメータは、セル領域が減少するにも関わらず、メモリセルの信 頼できる動作のために要求される最小電荷を決定する。セル領域に著しく影響を 及ぼすことなくセル容量の総電荷容量を増やすために、いくつかの技術が開発さ れている。これらには、トレンチ型でコンテナ型のスタックコンデンサを用いる 構造が含まれる。 本発明による開示は、与えられた領域内で容量を最大にすることが可能な改善 された技術を提供する。この開示はまた、隣接するデバイス間のマスクのミスア ライメントを減少することによって、より密なマスク開口の許容量を可能とする 改善された技術を提供する。 メモリ集積回路に使用される基板上の領域は、回路を構成するために設けられ る導電層の数に影響を受ける。一般的に、導電性線層の数が少なければ少ないほ ど製造処理は簡単になるが、メモリセルにより使用される領域は大きくなる。メ モリセルに使用される基板領域は、より多くの導電性線層を設けることにより減 らすことができるが、製造処理が複雑となってしまう。 本発明の開示は、上で言及したように、一定の隣接するメモリセル間のフィー ルド酸化領域の除去の利点を最大に利用することが可能な比較的大きい数の導電 性線層を用いる、改善された技術を提供する。 上述した技術の一つ以上、又は他の技術は、均等の原則に基づいて適当に解釈 される添付請求の範囲のみにより限定される発明に基づいて６４Ｍ，１６Ｍ，４ Ｍメモリチップの製造に利用することができる。 基板活性領域へのバーズビークの侵食を最小限にするような方法でフィールド 酸化領域を形成するための製造処理の詳細をまず述べる。図１は、一般的に参照 符号１０により示される、０．７ミクロン以下の最小ピッチを有する一対の隣接 フィールド酸化領域の形成処理における半導体ウェーハ片を示す。これは、一番 下にバルク半導体シリコン基板１２を有する。犠牲パッド酸化層１４は、２０Å から１００Åの厚さで、半導体基板１２上に熱成長する。好ましくはＳｉ3Ｎ4で あるマスキング層１５は、５００Åから３０００Åの厚さで、犠牲パッド酸化層 １４上に設けられる。酸化層１４は、シリコン基板１２と窒化層１５の間のスト レスの変化のクッションの働きをする。窒化層１５は、後のフィールド酸化領域 の形成のためのマスキング層として機能する。 図２を参照すると、第一窒化膜１５は、窒化マスキングブロック１６，１７， １８を形成するために、図示のようにパターンニングされエッチングされている 。チャンネルストップ注入は、図示されたマスキングブロックを除去する前に行 われる。窒化ブロック１６，１７，１８を作るためのエッチングは、実質上酸化 層１４に対して選択的なものである。しかし、エッチングは、酸化層１４自体が 本来的に薄いことにも一部起因して、パッド酸化層１４の一部を不均一な態様で 除去することとなる。ブロック１６，１７，１８は、基板上に所望の活性領域を 画定し、そしてその上に横たわるように設けられる。図示するマスキングブロッ クは、０．７ミクロンと同等又はそれ以下の、そして特定の例では０．６ミクロ ンである隣接ブロックの最小ピッチ２０の一例を示す。 図３を参照すると、ウェーハは、露出している犠牲酸化層１４の残りの部分を 基板から除去するために、好ましくは湿式等方性エッチングが行われる。これに より、窒化ブロック１６，１７，１８の下方に、酸化層１４のアンダーカットエ ッチングが図示のように生じる。 図４を参照すると、ウェーハは、６０Åから１２０Åの厚さを有する好ましい 第二犠牲酸化層１３を成長させるために、酸化される。酸化層１３は、後で明ら かとなるシリコンエッチストップとして機能する。酸化層１３の厚さは、結果と して生ずるバーズビークの大きさに影響する。酸化層１３が厚くなればなるほど 、フィールド酸化後のバーズビークの大きさが大きくなる。 図５を参照すると、シリコンの層３０は、パターンニングされたマスキング窒 化ブロック１６，１７，１８上、及び第二犠牲酸化層１３上に設けられる。層３ ０の材料としては、２００Åから１０００Åの範囲の厚さで堆積されたポリシリ コンが好ましい。代わりの材料は、例としてのみ挙げると、非結晶シリコンと多 孔性シリコンである。次に、第二マスキング層３２がシリコン層３０上に設けら れ、その厚さは２００Åから１０００Åが望ましい。マスキング層３２は、好ま しくは、その下に横たわるシリコン材料３０に対して選択的にエッチング可能な 材料からなる。好ましい材料の例にＳｉＯ2やＳｉ3Ｎ4があるが、ＳｉＯ2がより 好ましい。マスキング層３２の厚さは、後の説明で明らかなように、そのフット 部の長さを、第一スペーサの高さとは独立して設定するように用いられる。 図６を参照すると、第二マスキング層３２は、シリコン層３０上の第二マスキ ング層の側壁スペーサの対３３，３４，３１を画定するように、またシリコン層 ３０を部分的に外側方向に露出するように異方性エッチングされる。異方性エッ チングは、図示のように好ましくはシリコン層３０に対して選択的に行われる。 第二マスキング側壁スペーサの対３３，３４，３１は、それぞれ横方向に向かい 合い、シリコン層３０のフット部を外側に突き出すようにマスクされた、それぞ れ繋がっている対３５，３６，３７を画定する。 図７を参照すると、シリコン層３０の露出している部分は、シリコン側壁スペ ーサの対３８，４０，４２をそれぞれ形成するように、第二犠牲酸化層１３に対 して選択的に異方性エッチングされる。シリコン側壁スペーサ対３８は、横方向 に向かい合い、横方向に外側へ突き出ているフット部対３５を有する。シリコン 側壁スペーサ対４０は、横方向に向かい合い、横方向に外側へ突き出ているフッ ト部対３６を有する。シリコン側壁スペーサ対４２は、横方向に向かい合い、横 方向に外側へ突き出ているフット部対３７を有する。 図８を参照すると、第二マスキング層側壁スペーサ３３，３４，３１は基板か ら取り除かれる。代わりに、これらのスペーサは、製造処理のこの段階では残し ておき、フィールド酸化の後に取り除かれてもよい。更にこれに代えて、スペー サ３３，３４，３１は、フィールド酸化の後に残っていてもよい。最も望ましく は、図８に示すように、この段階でこれらのスペーサが取り除かれる。 図９を参照すると、ウェーハは、図示のフィールド酸化領域の対４４，４５を 形成するように、バルク基板１２とシリコン側壁スペーサ３８，４０，４２のシ リコンが酸化される。多数の酸化方法の何れを用いても構わない。一例としては 、少なくとも１５気圧の圧力でＯ2雰囲気中で酸化することが含まれる。酸化中 、雰囲気は基本的にＨ2Ｏが無いことが好ましく、基本的に純粋なＯ2雰囲気、又 はＮ2もしくはＡｒのようなキャリアガスと共に反応室内に導入されたＯ2雰囲気 を構成する。このような酸化のための好ましい圧力の上限は、５０気圧であり、 より好ましくは２５気圧である。このような酸化中の好ましい温度範囲は、９５ ０℃から１３００℃の間である。２５気圧、１０００℃におけるこのような乾燥 酸素雰囲気中での成長率は、７０分間に４０００Åである。このような酸化は、 １５００Åから３０００Åの最大厚さの部分を有するフィールド酸化領域４４， ４５を形成するために行われることが好ましい。図示の通り、フィールド酸化領 域４４，４５は、それらの間に、基板活性領域２５を画定する。フィールド酸化 中、 Ｓｉ3Ｎ4からＳｉＯ2への変化により、マスキングブロック１６，１７，１８の 上部に非常に薄い酸化層（２０−２００Å、図示せず）が形成されることもある 。 酸化中にはまた、基板１２と同様なシリコン材料からなるシリコン側壁スペー サ３８，４０，４２も酸化され、元の大きさのおよそ二倍に成長する。その結果 、“ミッキーマウス”の耳４６と呼ばれるものが形成される。しかしながら、シ リコンスペーサ３５，３６，３７を最終的に形成するシリコン層３０が、好まし くは２００Åから１０００Åと薄いが故に、ミッキーマウスの耳４６は結果的に 小さく（薄く）なる。これは、最終的に形成されるフィールド酸化領域の上部ト ポグラフィーを最小限にするという次の特徴を提供する。更に、フット部３５， ３６，３７（図８参照）の延在していることは、窒化ブロック１６，１７，１８ の下側のバーズビークの形成が最小限になるように、大きな酸素侵食を防ぐため の適度な横方向へのずれを有利に提供することとなる。 図１０は、図９に示されるフィールド酸化領域４４，４５及びそれらの間の活 性領域２５を強調した上面図を示す。ピッチ２０が最も隣接するフィールド酸化 領域間の最小ピッチであるような状態で、活性領域がジグザグに配置されること が好ましい。ジグザグ配置は、図示のように更に離れて隣接しているフィールド 酸化領域間により広いピッチ２１（図１０にのみ示す）を提供する。フィールド 酸化の最中、最もフィールド酸化膜が厚くなる場所は、より広いピッチ線２１に 沿った領域のそれぞれの幅に対して、中心部分に典型的に生じる。酸化膜の厚さ は、典型的には隣接する窒化マスクの接近によって基板ストレスが大きいところ のピッチ線２０に沿って小さくなる。 図１１は、基板から第一マスキング層材料ブロック１６，１７，１８を取り除 き、それに続いて第二犠牲酸化層材料１３を取り除いた状態を示す。更に、残っ ていても構わない第一犠牲酸化層１４の全ての残物も基本的には除去される。こ のような除去の間、ブロック１６，１７，１８上に形成された全ての酸化膜は除 去され、その結果５０Åから２５０Åの量で、フィールド酸化領域４４，４５の 上から酸化膜が除去される。更に、層１３の除去は、フィールド領域から酸化膜 を更に５０Åから５００Å除去することが好ましい。これも耳４６ａを少なくす るのに有利な結果となる。その後、第三犠牲酸化層４８は、フィールド酸化中（ 一般的にコーイ効果（Ｋｏｏｉ ｅｆｆｅｃｔ）と言われている）、好ましくな い酸化−窒化膜形成を無くするために成長される（シリコン基板上に１５０Åか ら３５０Å）ことが好ましい。このような酸化膜成長の結果、フィールド酸化領 域４４，４５が５０Åから２００Åに成長することが見込まれる。 図１２を参照すると、第三犠牲酸化層４８が基板から取り除かれる。フィール ド酸化領域４４，４５が２００Åから４００Åに同様にエッチングされ、望まし くは、このようなフィールド酸化領域の上面を滑らかな形状にするために、残っ ている鋭角なポイント４６ａを本質的に除去する効果を有する。従って、活性領 域へのバーズビークの侵食は最小限になる。フィールド酸化領域４４，４５は、 バルク基板１２に対して窪むような関係で設けられてもよい。 次に、コンデンサの構造において、容量を増加するのに用いられる、ポリシリ コンの表面を粗面化するための技術について説明する。最初に図１３から図１５ を参照してより詳しく説明すると、製造処理における半導体ウェーハ片は、参照 符号５０で一般的に示されている。これらは、ｎ型拡散層５４がその中に設けら れているバルク半導体基板５２（典型的にはｐドーブされた単結晶シリコン）か らなる。拡散領域５４は、コンデンサ板への電気的接続が行われるためのノード を有する。絶縁二酸化シリコン層５６は、バルク基板５２上に設けられ、更にそ の中に拡散領域５４へのコンテナ開口５８が設けられている。ウェーハは化学気 相成長反応室内に置かれ、導電性にドープされた非結晶シリコンの層６０が、図 示した基板上に６００℃以下である第一温度で化学気相成長される。 層６０を設けるための好ましい処理の一例は、ウェーハを、５６０℃で、反応 室の圧力を８０Ｔｏｒｒに保った状態で６リットルの反応室内に置くことである 。ＳｉＨ4とホスフィンは、それぞれ５００ｓｃｃｍ及び３００ｓｃｃｍの流量 で ４００秒間、反応室に供給される。これにより、おおよそ１，０００Åの厚さの 層６０が形成される。一つの例として、ＳｉＨ4に代えて、他のパラメータは一 定で流量が３００ｓｃｃｍの条件で、ジシランを用いることができる。これによ り層６０が１５秒間でおおよそ１，０００Åになる。後の説明の都合上、ドープ された非結晶シリコン層６０は、第一程度の粗さの外表面６２を有するものとす る。 図１４を参照すると、反応室内の基板温度は、５５０℃から９５０℃の間の第 二アニール温度に、選定された割合で上げられる。基板は、ドープされた非結晶 シリコン層６０が、第一程度の粗さよりもより粗い第二程度の粗さの外表面６４ を有するドープされたポリシリコン層６５に変化するのに十分な時間の間、第二 アニール温度に維持される。基板５０は、非結晶シリコン層６０の堆積時からポ リシリコン層６５への変化の間は、基板５０は、反応室から取り出されないと共 に、いかなる酸化条件にもさらされない。 温度上昇のために選定されるランプレートは、好ましくは１０℃／秒以下であ る。３０℃と４０℃のランプレートも使用され、この場合、表面６２から表面６ ４への粗さの増加が観測されたが、ランプレートが１０℃／秒またはそれよりも 下の低い率に維持されている場合に比較して、増加は意味のあるものではなかっ た。第二アニール温度も、処理中のウェーハ上の加熱のための費用を最小限にす るため、７００℃よりも下に維持することが望ましい。 アニール処理中の反応室内は、真空圧力に保たれることが好ましい。これに代 えて、例えばＮ2の不活性ガスを利用することもできる。好ましくは、非結晶シ リコン堆積及びアニール処理中の反応室の圧力は、０．０１Ｔｏｒｒよりも大き い同一圧力である。アニール処理中に反応室内に不活性ガスが供給されたときは 、反応室内の圧力として７６０Ｔｏｒｒと同等かそれ以上の圧力を利用すること ができる。 実際のアニール処理の例では、６５０℃，６６０℃，６７０℃，６８０℃，７ ００℃，７５０℃，８００℃，８５０℃のウェーハ温度で行われる。反応室の圧 力は、Ｎ2がある状態又はＮ2が無い状態で、４００ｍＴｏｒｒから８０Ｔｏｒｒ のように変化された。堆積時間は３０秒から９００秒の範囲である。非結晶シリ コン堆積とアニール処理との間の温度ランプレートは４℃／秒から１０℃／秒の 範囲である。最初の表面６２と比較して表面６４の表面粗さを最大とするための 最も良い結果は、６７０℃において３０秒から６０秒の間に生じ、その時の堆積 とアニール処理との間のランプレートはおおよそ５℃／秒であった。 こうすることにより得られる表面は、メモリ回路内のコンデンサ構造の形成に おいて有利に使用される。図１５は、誘電体層６７と、コンデンサ構造５９の形 成を完全にするために、その後に堆積される外側コンデンサ板６８（導電性ドー プポリシリコン）を示す。 図１６−１８は、図１３−１５に表わされたものに更に少なくとも一つの追加 の処理過程が組み入れられた、他の実施例による構成及び製造方法を示す図であ る。図１３−１５の実施例で用いた参照番号は、適当である限りそのまま用いる こととし、異なるものについては、記号“ａ”を付記して表わすか、又は異なる 参照番号を用いて表わすものとする。図１６は、図１３と同一の基本的ウェーハ 片５０ａを示し、これは、追加的な特徴を取り入れていると共に、図１３が示す 過程より更に一つ進んだ製造過程におけるウェーハ片を示すものである。特に、 そしてドープされた非結晶シリコン層６０を設けた後、基板の温度は、選定され た割合のもとに、中間のシリコン種付け温度にまで上昇させられる。種付け温度 では、シリコン粒体６９からなる不連続層が、ドープされた非結晶シリコン層６ ０の上に設けられる。この過程は、非結晶シリコン層の堆積時と不連続種付け粒 体が設けられる間に、同一の反応室内で、しかも基板を酸化条件に途中さらすこ となく行われる。種は、シリコン原子の分離した集まりを構成する。 シリコン粒体を提供する好ましい方法は、化学式ＳｉnＨ2n+2（但し、“ｎ” は１若しくはそれ以上の整数）のガス状化合物を含むシリコンソースガスを反応 室に供給する方法である。上記実施例に従った例示的方法としては、反応室にジ シランガスを、流量５ｓｃｃｍから１０ｓｃｃｍで、３０秒から６０秒間供給す る方法がある。不連続シリコン粒体６９は、粒径が約１０Åから５０Åであるよ うに設けられることが好ましい。例示的な種付け温度は６００℃であり、その時 に選定される、種付け温度への最初のランプレートは１０℃／秒又はそれ以下で ある。シリコン種付け温度は、好ましくは６００℃又はそれ以下である。結果と して、前の実施例の層６２よりも、より粗い外表面６２ａとなる。 図１７を参照すると、基板はその温度が、再び同一化学気相成長反応室に置か れ、ウェーハを酸化条件に何ら曝すことなく、５５０℃と９５０℃の間であるア ニール温度まで、第二の選定された割合で上昇される。ここでも、好ましいラン プレートは、１０℃／秒又はこれ以下である。基板は、ドープされた非結晶層を 、第一程度の粗さを有する非結晶シリコン層の外表面６２ａよりもさらに粗い第 二程度の粗さを有する外表面６４ａを有するドープされたポリシリコン層６５ａ に変換するのに十分な時間、アニール温度に維持される。 シリコン粒体６９を用いることで、好ましい現象が起こる。層６０の非結晶シ リコンは表面６２ａに移動し、シリコン種／粒体６９上で塊となり、バンプ及び 谷を形成し、それにより、ポリシリコン外表面をよりその粗さが粗いものとする 。図１７は、アニール過程の結果、分離した粒体６９ができたものとして示した ものである。より典型的には、そのような粒体はもはや分離した粒体としては存 在するのではなく、むしろ、層６５ａのポリシリコン結晶格子と一体化しその一 部を構成するものである。６００℃のシリコン種付け温度が用いられる場合、例 示的なアニール温度は６３０℃となるであろう。本発明によれば、第二の選定さ れた温度ランプレートを０℃／秒とすることにより、アニール温度と種付け温度 とを同一温度とすることも可能である。 図１８を参照すれば分かる通り、コンデンサ誘電体層６７ａとセル板層６８ａ が、結果としてのコンデンサ構造体５９ａを形成するように設けられる。層６７ ａと６８ａは、シリコン種付け過程によって生ずる増大された粗面化処理により 、最初の実施例よりも僅かにより粗いものとなっている。 メモリ回路の密度最大化に伴うさらにもう一つの問題は、隣接するデバイス間 、例えばビット線コンタクトとコンデンサ構造体との間にスペースが必要なこと である。この問題は、図１９及び図２０を参照することにより最も良く理解でき る。 図１９は、間に垂直に延びたビットコンタクトプラグ７５を有した、一組のＤ ＲＡＭコンテナコンデンサ構造体７２，７４を有する半導体ウェーハ片を示す。 他の典型的な回路要素である、フィールド酸化領域、バルク基板、上に横たわる ビット線は、ここで説明することと特には関係が無いので、図示もせず又は説明 もしない。各コンデンサ７２，７４は、それ以前に形成された絶縁誘電体層内の 各コンテナ開口７６の中に形成される。各コンデンサは、蓄積ノード板７８とそ の上に横たわるコンデンサ誘電体層８０を有する。両コンデンサに対して共通の コンデンサセル板は、典型的には、導電性ドープポリシリコン層８２の形状で設 けられる。層８２は、堆積されたままのシートであって、基本的には、コンデン サの全てのセル板はこのシートの一部に電気的に接続されると共に、このシート の一部を形成する。 しかしながら、例えば図示されているビットプラグ７５のような、基板内の下 部の領域と電気的な接続を可能とするために、コンタクト用開口又は孔が、シー トの所定の位置に開口される。マスク開口外形線８４によって示されるように、 シート８２に開口を設けることによりそれは達成される。次に、ビットコンタク トが、シートの開口８４内に垂直に設けられる。したがって、ビット線プラグ７ ５は、セル板８２から電気的に有効に絶縁されることになる。 図示の開口７６，８４，８６は、三つの異なる分離したフォトリソグラフィー マスクによって形成される。マスクのミスアライメントが起こる可能性から、マ スクミスアライメントのための許容量が、各マスクに対して、マスク同士が互い に重なり合わないように与えられなければならない。例えば、スペース“ｘ”は 、開口８４と８６を形成するためのマスク相互間に相対的ミスアライメントのた めの領域を提供する。さらに、セル板シート開口８４のエッチングに対する蓄積 ノードコンテナ７６のエッチングのためのミスアライメント許容量を確保するた めに、スペース“ｙ”が設けられている。典型的には、スペース“ｘ”及び“ｙ ”のためのミスアライメント許容量は０．１５ミクロンであり、これにより、ビ ットプラグ７５と蓄積ノード層７８との間に、０．３ミクロンの実際のスペース が形成されることになる。しかしながら、０．３ミクロンは、コンタクトプラグ と隣のコンデンサとの間に十分な電気的絶縁を提供するために必要な値よりも大 きいものであり、その結果、隣り合う一組のメモリセルのために実際に必要な領 域より広い領域が消費されてしまうことになる。 そのような余分なスペースは、図２１から図２３を参照して説明するような方 法によって、ある程度は克服することができる。図１９及び図２０の実施例で用 いた参照番号は、適当である限りそのまま用いることとし、違いがあるものにつ いては、記号“ｂ”を付記して表わすか、又は異なる参照番号を用いて表わすも のとする。具体的には、各コンテナ開口７６と隣のシートコンタクト開口８４と の間の横方向又は水平方向のミスアライメント許容量は、ビットプラグ開口８６ の各サイド部分で“ｙ”スペース分だけ減少する。したがって、上で説明した実 施例に関して言えば、隣り合う組のコンテナ７６は、相互に０．３ミクロン接近 して設けることができ、その結果、回路密度が増すことになる。これは、スペー ス“ｙ”のミスアライメント許容量を水平方向ではなく、垂直方向に設けること によって基本的には可能である。 具体的には、コンデンサ蓄積ノードコンテナ７８ｂは、コンテナ誘電体層の上 面に対して、少なくともミスアライメント許容量の距離“ｙ”だけ窪ませて形成 されている。したがって、マスク用開口８４のための正確なマスクミスアライメ ント許容量は、コンデンサセル板層８２と誘電体層８０の厚さの合計の二倍に等 しいことになる。図２１は、マスク開口８４がコンテナ７６間の距離に対して、 マスク開口８４がコンテナ７６間の最も接近した距離に横方向線上に一致した状 態である、基本的に完全に整合した状態を示している。 図２１は、セル板層８２に対してマスク開口８４を介して異方性エッチングが 実施されたら生ずるであろうセル板層８２のエッチングの例を示すものである。 しかしながら、図２３に示すように、マスク用開口８４を介したエッチングは等 方性エッチングとなるように行われる。これはフォトレジスト膜の下のエッチン グ層８２を削ってしまい、ビットコンタクト用開口８６の端部に対するセル板層 ８２の端部のずれを更に大きくする。したがって、“ｙ”方向ミスアライメント 許容量を水平ではなく実質的に垂直に延ばすことにより、適度な“ｘ”及び“ｙ ”方向ミスアライメントスペースが、蓄積ノード、シート開口及びビット線コン タクトに与えられることになる。蓄積ノードコンデンサ板７８ｂのサイズを効率 的に縮小することができる板７８ｂの窪みにより、これに関連してコンデンサの 蓄積容量にロスが生じるであろう。 図２４及び図２５を参照して、一つ又はそれ以上の上記処理過程の集積方法の 実例を説明する。図２４及び図２５は、バルク基板９２及びフィールド酸化領域 ９４からなる半導体ウェーハ片９０を示す。フィールド酸化領域９４は、バーズ ビークの形成が最小となるように、上で説明した処理過程に従って形成されるこ とが好ましい。フィールド酸化領域９４の間の領域は活性領域を構成する。図２ ４には、四つのワード線９６，９７，９８，９９が示されている。各ワード線は 、五つの層、即ち、ゲート酸化層、導電性ドープポリシリコン層、ＷＳｉx層、 酸化層、及びＳｉ3Ｎ4キャップ層の組み合わせからなる。典型的にはＳｉ3Ｎ4で 形成される電気的に絶縁性の側壁スペーサが、各ワード線に対して図示のように 設けられる。 典型的にはボロフォスフォシリケイトガラス（ＢＰＳＧ）からなる絶縁性誘電 体層１００が、図示したワード線の外側に設けられる。一組のコンテナコンデン サ構造体１０２及び1０４が、図に示すように設けられる。コンデンサ１０２と １０４の間には、中間のビットコンタクトプラグ１０６が垂直に延びている。図 示の構成は、ＤＲＡＭアレイの二つのメモリセルを構成し、そのような二つのセ ルは、ビットコンタクトと、間に介在する基板拡散領域（図示せず）を分かち合 っている。バルク基板９２に対する、各構成要素のコンタクト１０７，１０８， １０９が図示のように設けられる。 各コンデンサ１０２及び１０４は、上に記載した処理過程の組み合わせによっ て構成されることが好ましい。例えば、各コンデンサは、上で説明したように好 ましくは粗い外表面となるように堆積された、導電性ドープポリシリコンを形成 する蓄積ノード１１０を有する。さらに、各蓄積ノード層１１０は、絶緑誘電体 層１００の外表面に対して、窪んで形成されることが好ましく、そうすることに よって、マスクミスアライメント許容量のために消費される縦方向の所要空間を 、上で説明したように減らすことができる。そうすることにより、コンデンサ１ ０２，１０４及びビットコンタクトを互いにより接近して設けることができる。 コンデンサ誘電体層１１２及び外側導電性セルポリシリコン層１１４は図示のよ うに設けられる。 典型的にはＢＰＳＧからなる絶縁誘電体層１１６が、コンデンサ構造体１０２ ，１０４の外側に向けて設けられる。ビットコンタクト１０６が、そこ及び絶縁 誘電体層１００を通って、ビットコンタクト１０８まで設けられる。ビットプラ グ１０６は、好ましくは、チタン層１１８、バリア層としてのＴｉＮ層１２０及 びタングステン層１２２の図示した組み合わせからなる。層１１８がバルクシリ コン基板９２と接するところには、導電性ＷＳｉxが形成される。 絶緑誘電体層１１６は平滑化された外表面を有しており、その上にデジット線 １２４が設けられる。図２５には図の簡潔化のために、単純な線で示されている 。デジット線１２４は、典型的には、チタンからなる下部接着層１２６、アルミ ニウム又はアルミニウム合金からなるバルク塊導電性層１２８及びＴｉＮからな る 外側無反射被覆層１３０の組み合わせからなる。この実施例では、アレイの全て のデジット線は、デジット線１２４として同一基本レベルに設けられる。 デジット線１２４の外側には、平滑外表面を有するもう一つの絶縁誘電体層１ ３２が設けられる。組み合わせからなるパターン化された電気的に導電性のラン ナー１３６が、層１３２の外側に示されている（図２４参照）。そのような導電 性ランナーは典型的にはＤＲＡＭメモリアレイの一部分としては用いられないが 、そのようなアレイのピッチ回路及び周辺回路において使用される。 図２５は、本実施例による単一のメモリセルによって占有される領域を点線１ ４０で示す。そのような領域は、最小フォトリソグラフィー可能寸法“Ｆ”に相 関すると考えることができ、且つ説明することができる。図示の通り、単一メモ リ領域１４０は、幅が４Ｆで深さが２Ｆであり、従って、単一のメモリセルによ って消費される領域は８Ｆ2となる。 図２４の回路は、四つの組み合わせ導電性線層を有するように形成されるダイ を構成する。これらの層の内で最初のものは、同一基本処理過程により集合的に 形成されるワード線９６，９７，９８，９９である。二番目の導電性線層はセル 板ポリシリコン層１１４を構成する。メモリアレイの中では、そのような層は、 そこを通して絶縁されたビットプラグ１０６を設けるための絶縁されたワッフル 状の開口（即ち、前に述べた実施例の開口８４）が設けられたシートを構成する もとの考えることができる。さらに、メモリアレイに対する周辺回路又はピッチ 回路の領域においては、層１１４は、所望の電気配線を提供するために、一つ又 はそれ以上の導電性の線を形成するようにパターン化されてもよい。 三番目のコンポジット又は組み合わせ導電性線層はデジット線１２４であり、 また、四番目の導電性線層はコンポジット周辺導体１３６である。 本発明は更に、メモリアレイ内のフィールド酸化領域を無くすことを可能とす る他の処理を提供するものであり、これにより、回路密度は更に高まることにな る。背景として説明すれば、フィールド酸化領域は、アレイ内の隣り合ったメモ リセルバンク間を電気的に分離又は絶縁するためのものである。フィールド酸化 領域は、バルク基板内で隣り合ったセル間に形成される活性領域の区切りを画定 するものと定義することができる。例えば、図２５は、二つの隣り合った活性領 域９５間の区切りを示す。それらの間にフィールド酸化領域を設けることによっ てそうなるのであり、アレイ内で互い違いに設けられたメモリセルをゲートする ための図示したワード線９９，９６がそのフィールド酸化領域の上を走ることに なる。フィールド酸化領域の横の広がりと互い違いに設けられた活性領域アレイ のためのワード線９６，９９は、半導体基板上で消費される回路領域を形成する 。具体的には、ＤＲＡＭアレイの各メモリセルは、フィールド酸化領域及びワー ド線９６，９９のための領域によって消費される横方向の幅は、最小フォトリソ グラフィー寸法Ｆの１．５倍である。本発明の好ましい態様においては、隣接す るセルから及びワード線９６，９９に対して電気的に絶縁するために必要なメモ リセル領域は、１．５Ｆから０．５Ｆに減少させることができる。 図２６は、関連的に横たわっているビット線２２４に対して、バルク基板内に 設けられた連続的活性領域２９５を示すものである。一連のコンデンサコンタク ト２０７及び一連のビット線コンタクト２０８が、連続した活性領域２９５に関 連して設けられる。ワード線対２９７及び２９８は、隣り合ったメモリセル対の 中間に位置するビットコンタクトを分かち合い、また更に、バルク基板内の拡散 領域を分かち合う。隣り合った組となったメモリセル間の電気的絶縁は、ワード 線２９７及び２９８の形成に関連して形成される、間の絶縁のための導電性線２ ２５によって行われる。実際の動作においては、線２２５は、接地線、又は適当 な電源ＶSS又はＶBB等の負電圧に接続され、従来はフィールド酸化膜によって達 成されていた電気的絶縁に効率的に置き換わることになる。 フィールド酸化膜が無くなることはまた、アレイ内において従来活性領域が互 い違いになっていたことを無くすことができ、それにより、図２５の実施例のワ ード線９６及び９９で消費されていた領域を無くすことができる。従って、図２ ５図のメモリセルで占有されていた横方向の空間４Ｆは、図２６の実施例では３ Ｆにまで減少させることができる（図２６の点線２４０で示す部分参照）。こう することにより、図２５の実施例では８Ｆ2であった単一のセルによって占有さ れる領域が、６Ｆ2となった。 しかしながら、ビット線回路の要件及び関連したビット線スペースはまた、ア レイ内における個々のメモリセル領域を６Ｆ2レベルに縮小する役割を果たす。 具体的には、実際のビット線又はデータ線構造は、一対のデジット線、即ちＤ及 びＤ＊（“デジットバー”としても表わされる）からなり、これらは一つのセン スアンプに接続される。２５６Ｋの集積度メモリセル以前のものでは、Ｄ及びＤ ＊が、アレイ間にセンスアンプを介在して、二つの分離した、しかし隣り合った アレイを走っていた。この構成は、後に、“開放型アーキテクチャー”と呼ばれ た。しかしながら、ＤＲＡＭの集積密度が２５６Ｋに達すると、この開放型アー キテクチャーは、信号対雑音性能が貧弱であるがために、適当なものでないこと が分かった。 その結果、“折り曲げ型ビット線アーキテクチャー”及び改良されたセル設計 技術が、許容し得ない雑音レベルの問題を克服するために開発された。折り曲げ 型アーキテクチャーによれば、デジット線Ｄ及びＤ＊は、同一水平面内を並んで 、しかし一つのアレイ内の様々な場所で水平方向に位置を変えながら走っており 、そのために、ノイズ相殺効果が得られることになる。 しかしながら、６Ｆ2という、より少ないメモリセルサイズ又はこれより更に 小さくすることはできるが、デジット線Ｄ，Ｄ＊及びこれに関連した回路によっ て消費されるスペースが、６Ｆ2サイズとするための制限となり妨げとなってき ている。他の好適態様によれば、デジット線Ｄ及びＤ＊は、折り曲げ型アーキテ クチャー及び蓄積密度の最大化を容易にするために、共通垂直面内で互いに隣り 合って横たわるように形成される。 例えば、図２７は、上位レベルと下位レベルで同一ビット線長となるように、 垂直方向に三つのレベルでもってデジット線Ｄ及びＤ＊をツイスト又はスワップ して設けた実施例を示すものである。図２７の左側に示されている通り、デジッ トＤ線３１０はレベル１にあり、また、相補デジットＤ＊線３１２はレベル２に あり、これはＤ線３１０の直下にある。Ｄ線３１０は、３１４の所で一旦レベル ２まで落ち、更にレベル３まで落ち、ここで導電性領域３１６によってＤ＊線の 周辺を迂回し、そして、３１５の所で再びレベル２まで持ち上げられる。このよ うに、デジット線３１０は、垂直方向又はＺ軸方向に、レベル１からレベル２に ツイスト又はスワップされる。これに似た垂直方向のツイスト又はスワッブがデ ジットＤ＊線３１２についても行われる。デジットＤ＊線３１２は、レベル２か らレベル３になり、ここで、導電性領域３１８によってデジットＤ線３１０及び 領域３１６の周辺を迂回し、そして３１３の所でレベル２まで持ち上げられ、さ らに最終的に３２２の所でレベル１に持ち上げられる。したがって、ツイスト及 びスワップは“ｚ”軸方向に相対的に行われ、これに付随した“ｘ”及び“ｙ” 方向の領域が、レベル３において、領域３１６及び３１８のために消費される。 図２８は、他の四つのレベルを有したツイスト及びスワップ構成を示すもので ある。導電経路３１９がサブレベル４に設けられている。レベル４は基板埋込体 、ポリシリコン、金属等である。しかしながら、領域３１６及び３１９からトラ ンジスタを形成することは非常に好ましくないことである。 図２９は他の三つのレベルを有する構成を示すものである。図示の通り、Ｄ線 ３１０及びＤ＊線３１２のツイスト及びスワップは、レベル２及びレベル３に対 して、レベル１の中で行われている。 図３０は更に他の構成を示すものである。デジットＤ線３３０は、３３２及び ３３４を介して３３６まで一レベル下げられ、一方、デジット線Ｄ＊は３４２を 介して３４０まで上方にツイストされる。領域３４２は、ｘ−ｙ平面内で外側に 向かって延びており、また、Ｄ線３３０／３３６は同一ｘ−ｙ平面構成内に止ま っている。領域３４２はまた、隣のデジット線対Ｄ３４６及びＤ＊３４８の垂直 面内に又は垂直面に向かって延びている。領域３４２のこの延長部を収容するた めに、底部Ｄ＊線３４８は、領域３５０に沿ってレベル３に一旦下げられ、そし て再びレベル２まで持ち上げられている。 図３１は、好適実施例のメモリアレイの概略図である。水平方向に走っている 線は、主にＤ及びＤ＊デジット線の対であり、各対が割り当てられたセンスアン プ３７０に対して延びている。ワード線３７３は、それぞれの行デコーダから延 びている。中間に位置する電気的分離線３７４が図示のように設けられており、 メモリアレイの図示した上部及び下部の間の共通接地ノード線３７６に対して接 続されている。 図３１では図面を簡単にするために、各センスアンプに接続されたデジット線 対は、それらがあたかも互いに水平方向に並んで離れて設けられているように見 える。実際には、そのデジット線対は、上に説明した好適実施例のように、互い に垂直方向に位置して設けられている。例えば、図３１の一番上に示されたデジ ット線対に関しては、デジットＤ線３６０とデジットＤ＊線３６４が図示されて いる。垂直面に対するツイストとスワップは、３６８の位置の“ｘ”交差によっ て示されている。他のデジット線対の他のスワップも図示されている。最も好ま しくは、各デジット線対のそれぞれの線は、垂直に揃った方向の上部及び下部の それぞれにおいてその長さの５０％を消費するのが好ましい。 図３２を参照すると、好ましい二重層ツイストデジット線を有するＤＲＡＭア レイの一部の配置が示されている。六つのデジット線対（ＤＰ０，ＤＰ２，ＤＰ ３，ＤＰ４，ＤＰ５）が、この略図化されたレイアウトに示されている。Ｄ線及 びＤ＊線からなる各対は、共通垂直面内に揃っている。最上部のデジット線と最 下部のデジット線は、図面では明確化のために、異なる幅を有するものとして示 されている。実際には、それらは同一の幅を有するものである。図示されている 点線で四角に囲んだ部分は活性領域を含み、参照符号３８３は上に説明したフィ ールド酸化膜に代わる分離線を表わす。垂直コンタクト孔（ＣＶ）は、“Ｘ”を 付した四角で表わされている。 アレイの図示されている部分では、デジット線対ＤＰ０，ＤＰ２，ＤＰ４は、 Ｓ１，ＣＶ３，ＣＶ４及びＳ２，ＣＶ１，ＣＶ２によって領域３７１内で適当な ツイスト及びスワップが行われる。デジット線対ＤＰ１，ＤＰ３，ＤＰ５は、ア レイのこの領域ではツイストされない。交互にあるツイストパターンは、隣接す るデジット線対との間の容量結合の効率的な減少に役立つばかりでなく、ツイス ト作用のための余地を提供するものである。 第１導電体ストリップＳ１と第２導電体ストリップＳ２のそれぞれ一部は、隣 のデジット線対の一部と垂直方向に揃っている。第１及び第２導電体ストリップ Ｓ１及びＳ２は隣に位置する二重層デジット線の何れとも同一レベルにないので 、これが可能なのである。接続パターンは、図２７乃至図３１に示すような何れ の形状でも、またこれ以外の異なるパターンであってもよい。 垂直にツイスト又はスワップを行った実施例では、信号対雑音比を十分高く維 持することができる。より好ましくは、垂直に行う構成及びデジット線の交差を 、上部及び下部方向において等しくして適当なメモリセルにアクセスすることが できるようにすることが好ましい。これに加えて、信号対雑音の問題を少なくす るために、近接して設けられているデジット線対は適当に切替えられている。さ らに、垂直面でスワップを行うことは、セル占有サイズを６Ｆ2又はこれより小 さくするのに役立つ。 好ましくは、アレイ内においてツイストが行われる場所は、アレイの４分割マ ークの点であり、第一及び第三マーク、或いは中間マークの点とすればよい。こ うすることにより、異なるデジット線対構成を互いに隣に位置させることができ る。さらに、メモリセルが設けられる場所は、ビット線の間であっても、その横 に沿っても、その上であっても、又はその下であってもよく、したがって、トレ ンチ、スタック、又は縦形設計とすることができる。 図３３は、図２６のビット線を通って及びビット線に沿った、ウェーハ片３９ ０の断面図である。図２４に類似しているが、図２４とは明らかに異なる点が二 つある。適当である限り、図２４で用いた参照番号と同じ参照番号を用い、異な るもの及び重要なものについては異なる参照番号を用いて示されている。最初の 明らかな相違は、アレイ内にフィールド酸化領域が無いことであり、その代わり に導電性分離線３８３が設けられていることである。 二番目の明らかな相違は、デジット線が、絶縁性誘電体層３９３によって分離 された二つのコンポジット線である、デジットＤ線３９４とデジットＤ＊線３９ ５として設けられている点である。各コンポジットデジット線は、図２４のコン ポジット線１２４と同じ構成であることが好ましい。絶縁性誘電体層３９７は、 パターン化された線１３６の間で、デジットＤ＊線３９５上に横設される。従っ て、本実施例の回路は、五つのコンポジット導電性線層を有するように形成され たダイを構成する。これらの層の中で最初のものは、同一基本処理過程で選択的 に形成されるコンポジット線３８２及び３８３である。第二番目のコンポジット 導電性線層は、アレイの周辺領域に線を形成するようにパターン化される、セル 板ポリシリコン層１１４である。 第三番目及び第四番目のコンポジット導電性線層は、それぞれ、デジット線Ｄ ３９４及びデジット線Ｄ＊３９５である。第五番目の導電性線層は、コンポジッ ト周辺導体１３６である。 上記した構成は、例えば図３４及び図３５に示されるような半導体メモリ装置 を製造するのに都合よく用いられる。具体的には、半導体ダイ１５０（図３５参 照）はパッケージ１５２（図３４参照）内に封止される。一連の電気的導電性接 続ピン１５６が外方に延びたセラミック製封止ボディー１５４を有する、デュア ルインラインパッケージ（ＤＩＰ）の形態として図示されている（図３４参照） 。 ダイ１５０（図３５参照）は、図のように配列された６４個のメモリアレイ１ ６０からなる。アレイ領域１６０を直に包囲している領域、即ち図面上では参照 番号１６０で示されている領域は、ピッチ回路と言われているものが設けられる 。このピッチ回路は、関連したメモリアレイ１６０から外方に延びている導電性 線と“オンピッチ”の関係をもって設けられている。そのようなピッチ回路１６ ２は、例えば、センスアンプ回路、平衡回路、バイアス装置、Ｉ／Ｏデコーダ、 その他の回路を含むものである。 ダイ領域１６４，１６６，１６８，１７０，１７２，１７４は、周辺回路と言 われるものを構成する。ピッチ回路領域１６２は周辺回路領域と電気的に接続さ れ、周辺回路は図示されている一連のボンド及びプローブパッド１７５と電気的 に接続されている。ボンドパッド１７５と図３４のピン１５６との電気的接続に は、適当なワイヤリング又は他の手段を用いればよい。周辺回路は、作動的に接 続された制御及びタイミング回路、アドレス及び冗長回路、データ及びテストパ ス回路、及び電圧供給回路を含むことが好ましい。これらの回路は、メモリアレ イ内の全てのアドレス可能なメモリセルに対して、選択的に全てアクセス可能な ものである。例えば、周辺回路領域１６４は典型的には、全体列デコード及び行 アドレス回路を含むものである。セクション１７４には、セクション論理回路、 ＤＣセンスアンプ及び書き込みドライバ回路が含まれる。周辺回路領域１７０及 び１７２は、パワーアンプ、パワーバス及びチップコンデンサが含まれる。領域 １６６及び１６８には、他の論理回路が含まれる。 上に説明した処理過程の一つ又はそれ以上の過程及びダイ構成を用いることに より、従来のもので達成し得ていたよりもより小さいサイズの、又はダイ領域と して消費される領域が小さい、６４Ｍ，１６Ｍ，及び４Ｍメモリダイ又は装置を 形成することが可能となった。例えば、６４Ｍのメモリセルの集積レベルでは、 総数が６８，０００，０００個（典型的且つ正確には、６７，１０８，８６４個 ）より多くない機能的且つ作動上アドレス可能なメモリセルが、集合的多重メモ リアレイ内に配置される。多重メモリアレイ内でダイ上に消費される、全ての機 能的且つ作動上アドレス可能なメモリセルによって占有される領域は、５３ｍｍ2 よりも大きくない合計領域となるであろう。 通常の半導体メモリの製造方法によれば、各メモリアレイには冗長メモリセル が設けられており、これは、製造中に生じた動作しないメモリセルと置換えるた めに、テストの後、作動的に溶断することができるものである。テストにおいて 正常に動作しないメモリセルであると判断された場合、各行全体（ワード線）又 は各列全体（ビット線）は動作から切り離され、そして、正常に動作する冗長行 又は冗長列が所定の場所に置換えられる。従って、製造中には、例えば図３５の 例であって１６Ｍの集積度のメモリアレイのそれぞれは、アレイ内に不本意に生 じてしまう動作しない回路に対処するために、最終メモリ装置が有する正常に動 作するメモリセルの総数の１／６４の数よりも多い数のメモリセルを余計に含ん で製造されるようになっている。 しかしながら、最終的な製造及び組み立てが完了すると、各メモリアレイは、 メモリ装置／チップのメモリ総数の１／６４を含むように提供される。従って、 各アレイ１６０は、それぞれのサブアレイの中で機能的且つ動作上アドレス可能 な全メモリセルによって占有される領域の１／６４倍の合計よりも大きい領域を 有することとなる。それにもかかわらず、最終的溶断又は他の手段を介して最終 的に機能的且つ動作上アドレス可能なメモリセルによって消費される、ダイの表 面領域は、この新規な例においては総合組み合わせ領域（もし内部的に動作しな いセルは溶断されれば、多分切り離されるであろうが）が５３ｍｍ2より広くは ない領域となるであろう。しかしながら、各アレイ１６０によって消費される領 域は、冗長回路によって、前述した５３ｍｍ2の１／６４倍よりも広くはならな い。６４個のサブアレイ数が１６Ｍの集積密度には好ましい数であるが、２５６ 個のサブアレイ数がより好ましく且つ６４Ｍの集積密度に対しては典型的である 。 少なくとも１００平方ミクロンの連続したダイ表面領域が全ての正常に動作す るメモリセルの集合を有すると共に、正常に動作しないメモリセルは上記１００ 平方ミクロンの領域に含まれない領域が、少なくとも一つのアレイ１６０内のダ イ１５０上にあることになる。本発明の一態様によれば、上記したような１００ 平方ミクロンの連続したダイ表面領域内に少なくとも１２８個のメモリセルを設 けることができる。 集積度が６４Ｍのダイ上に最終的に機能し且つアドレス可能なメモリセルによ って占有される上で説明した好ましい５３ｍｍ2の最大領域は、上で説明した図 ２４に示した、四つ又はそれ以下のコンポジット導電性線層の構造に関するもの である。そのような四つの導電性線層によれば、周辺回路、ピッチ回路及びメモ リアレイは、ダイ上に、１０６ｍｍ2と同一又はそれ以下の、結合した連続の総 表面領域となるであろう。 五つのコンポジット導電性線層が用いられた場合、機能し且つ動作上アドレス 可能な全てのメモリセルによって消費されるダイ領域は、集積度が６４Ｍのもの にあっては、４０ｍｍ2より大きくない、小さくなった総結合領域（また、大抵 、非連続／切り離された状態であろうが）となるであろう。さらに、その場合、 周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、９３ｍｍ2に等しいか又 はこれよりも小さい結合した連続の総表面領域を有することになろう。 さらに、例としての五つのコンポジット導電性線層の構造のものにあっては、 少なくとも１００平方ミクロンの連続したダイ表面領域が全ての正常に動作する メモリセルの集合を有すると共に、正常に動作しないメモリセルは上記１００平 方ミクロンの領域に含まれない領域が、少なくとも一つのアレイ１６０内のダイ １５０上にあることになる。本発明の一態様によれば、上記したような１００平 方ミクロンの連続したダイ表面領域内に少なくとも１７０個のメモリセルを設け ることができる。 本発明の他の態様であって、メモリセルの集積度レベルが１６Ｍのものによれ ば、総数が１７，０００，０００個（典型的且つ正確には、１６，７７７，２１ ６個）より多くない機能し且つ動作上アドレス可能なメモリセルが、多重メモリ アレイ１６０によって提供される。多重メモリアレイ内でダイ上で消費される、 機能し且つ動作上アドレス可能な全てのメモリセルによって占有される領域は、 １４ｍｍ2よりも大きくない合計領域となるであろう。そのようなことは、例と してだけであって、それによって限定されるものではない、図２４及び図２５に 関連して説明した四つ又はそれ以下の数のコンポジット導電性線層の構造によっ て達成し得るものである。その場合、周辺回路、ピッチ回路及びメモリアレイは 、ダイ上に、３５ｍｍ2と同等又はこれ以下の広さの、結合した連続した総表面 領域を有する。また、少なくとも１００平方ミクロンの連続したダイ表面領域を 有するメモリアレイの少なくとも一つは、少なくとも１２８個の機能し且つ動作 上アドレス可能なメモリセルを有することになる。 五つのコンポジット導電性線層が用いられる場合、機能し且つ動作上アドレス 可能な全てのメモリセルによって消費されるダイ領域は、集積度が１６Ｍのもの にあっては、１１ｍｍ2より大きくない、小さくなった総結合領域（また、大抵 、非連続／切り離された状態であろうが）となるであろう。さらに、その場合、 周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、３２ｍｍ2に等しいか又 はこれよりも小さい結合した連続の総表面領域を有することになろう。さらに、 少なくとも１００平方ミクロンの連続したダイ表面領域を有するメモリアレイの 内の少なくとも一つは、少なくとも１７０個の機能し且つアドレス可能に動作す るメモリセルを有するものである。 例えば、上で説明した図３５に示したもので、五つのコンポジット導電性線層 の構造のもので、集積密度が１６Ｍのものについて言えば、６４個のメモリアレ イ１６０のそれぞれは、２５６Ｋ（正確には２６２，１４４個）の機能し且つア ドレス可能に動作するメモリセルを有することになる。チップ１５０の例として 最良の寸法は、３．７８ｍｍ×８．２０ｍｍであり、その結果、全体の連続した ダイ領域は３１．０ｍｍ2となる。 本発明の他の態様であって、集積密度が４Ｍのメモリセルによれば、４，５０ ０，０００個（典型的で正確には４，１９４，３９４個）よりは多くない総数の 機能し且つアドレス可能に動作するメモリセルが、多重メモリアレイ１６０によ って提供される。多重メモリアレイ内でダイ上で消費される、機能し且つ動作上 アドレス可能な全てのメモリセルによって占有される領域は、３．３ｍｍ2より も大きくない合計領域となるであろう。そのようなことは、例としてだけであっ て、それによって限定されるものではない、図２４及び図２５に関連して説明し た四つ又はそれ以下の数のコンポジット導電性線層の構造によって達成し得るも のである。その場合、周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、１ １ｍｍ2と同等又はこれ以下の広さの、結合した連続した総表面領域を有する。 また、少なくとも１００平方ミクロンの連続したダイ表面領域を有するメモリア レイの少なくとも一つは、少なくとも１２８個の機能し且つ動作上アドレス可能 なメモリセルを有することになる。 五つのコンポジット導電性線層が用いられる場合、機能し且つ動作上アドレス 可能な全てのメモリセルによって消費されるダイ領域は、集積度が４Ｍのものに あっては、２．５ｍｍ2より大きくない、減少した総結合領域（また、大抵、非 連続／切り離された状態であろうが）となるであろう。さらに、その場合、周辺 回路、ピッチ回路及びメモリアレイは、ダイ上に、１０．２ｍｍ2に等しいか又 はこれよりも小さい結合した連続の総表面領域を有することになろう。さらに、 少なくとも１００平方ミクロンの連続したダイ表面領域を有するメモリアレイの 内の少なくとも一つは、少なくとも１７０個の機能し且つアドレス可能に動作す るメモリセルを有するものである。 上述した通り、本発明によれば、同一の集積レベルの従前のメモリ回路のもの よりも、より少ないダイ表面領域を使用した、集積レベルが６４Ｍ，１６Ｍ及び ４Ｍの例としてのメモリ回路が提供される。集積されるダイをより小さくするこ とにより、結果としてのパッケージの最適サイズをさらに小さくすることに役立 つ。さらに、製造者にとっては、ウェーハ当たりのダイ数を多くすることが可能 となり、これにより歩留まりが向上し、従って製造コストが下がり且つ利益が増 すことになる。さらに、メモリセルの集積密度が高くなれば、より低い電力での 動作が可能となり、また小さい浮遊容量により、より速い動作が可能となる。さ らに、ワード線及びデジット線はより短くすることができ、また、より低い電圧 を全体に使用することが可能となる。

Claims (1)

  1. 【特許請求の範囲】 １． ６４Ｍ半導体メモリ装置であって、該装置は、 封止体と該封止体から外方に延びる導電性接続ピンとを有するパッケージに封 止された半導体ダイと、 個々の機能し且つ動作上アドレス指定可能なメモリセルがメモリアレイ内のダ イの上の領域を占め、ダイの上で全ての機能し且つ動作上アドレス指定可能なメ モリセルが占める領域が結合した総領域において５３ｍｍ2より大きくない領域 となるような、ダイに形成された多重メモリアレイに配置された６４，０００， ０００個から６８，０００，０００個までの機能し且つ動作上アドレス指定可能 なメモリセルと、 メモリアレイに関連してダイの上に形成された周辺回路及びピッチ回路であっ て、該周辺回路が、ピンに電気的に相互接続されており、作動的に相互接続され た制御及びタイミング回路、アドレス及び冗長回路、データ及びテスト経路回路 、及び電圧供給回路を含み、それらが協働してメモリアレイの全てのアドレス指 定可能なメモリに全アクセスを可能とするようになっている、周辺回路及びピッ チ回路と、 からなる６４Ｍ半導体メモリ装置。 ２． 請求項１に記載の半導体メモリ装置であって、前記ダイが、全体で４個或 いはそれ以下のコンポジット導電性線層を含むように製造されている、半導体メ モリ装置。 ３． 請求項１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路 及びメモリアレイがダイの上に１０６ｍｍ2と同一又はそれ以下の、結合した連 続の総表面領域を有する、半導体メモリ装置。 ４． 請求項１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路 及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように製造 されており、ダイの上で全ての機能し且つ動作上アドレス指定可能なメモリセル が占める領域が結合した総領域において４０ｍｍ2より大きくない領域となるよ うな、半導体メモリ装置。 ５． 請求項１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路 及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように製造 されており、前記周辺回路、ピッチ回路及びメモリアレイがダイの上に９３ｍｍ2 と同一又はそれ以下の、結合した連続の総表面領域を有する、半導体メモリ装 置。 ６． １６Ｍ半導体メモリ装置であって、該装置は、 封止体と該封止体から外方に延びる導電性接続ピンとを有するパッケージに封 止された半導体ダイと、 個々の機能し且つ動作上アドレス指定可能なメモリセルがメモリアレイ内のダ イの上の領域を占め、ダイの上で全ての機能し且つ動作上アドレス指定可能なメ モリセルが占める領域が結合した総領域において１４ｍｍ2より大きくない領域 となるような、ダイに形成された多重メモリアレイに配置された１６，０００， ０００個から１７，０００，０００個までの機能し且つ動作上アドレス指定可能 なメモリセルと、 メモリアレイに関連してダイの上に形成された周辺回路及びピッチ回路であっ て、該周辺回路が、ピンに電気的に相互接続されており、作動的に相互接続され た制御及びタイミング回路、アドレス及び冗長回路、データ及びテスト経路回路 、及び電圧供給回路を含み、それらが協働してメモリアレイの全てのアドレス指 定可能なメモリに全アクセスを可能とするようになっている、周辺回路及びピッ チ回路と、 からなる１６Ｍ半導体メモリ装置。 ７． 請求項６に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路 及びメモリアレイが全体で４個以下のコンポジット導電性線層を含むように製造 されている、半導体メモリ装置。 ８． 請求項６に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路 及びメモリアレイがダイの上に３５ｍｍ2と同一又はそれ以下の、結合した連続 の総表面領域を有する、半導体メモリ装置。 ９． 請求項６に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路 及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように製造 されており、ダイの上で全ての機能し且つ動作上アドレス指定可能なメモリセル が占める領域が結合した総領域において１１ｍｍ2より大きくない領域となるよ うな、半導体メモリ装置。 １０． 請求項６に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回 路及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように製 造されており、前記周辺回路、ピッチ回路及びメモリアレイがダイの上に３２ｍ ｍ2と同一又はそれ以下の、結合した連続の総表面領域を有する、半導体メモリ 装置。 １１． ４Ｍ半導体メモリ装置であって、該装置は、 封止体と該封止体から外方に延びる導電性接続ピンとを有するパッケージに封 止された半導体ダイと、 個々の機能し且つ動作上アドレス指定可能なメモリセルがメモリアレイ内のダ イの上の領域を占め、ダイの上で全ての機能し且つ動作上アドレス指定可能なメ モリセルが占める領域が結合した総領域において３．３ｍｍ2より大きくない領 域となるような、ダイに形成された多重メモリアレイに配置された４，０００， ０００個から４，５００，０００個までの機能し且つ動作上アドレス指定可能な メモリセルと、 メモリアレイに関連してダイの上に形成された周辺回路及びピッチ回路であっ て、該周辺回路が、ピンに電気的に相互接続されており、作動的に相互接続され た制御及びタイミング回路、アドレス及び冗長回路、データ及びテスト経路回路 、及び電圧供給回路を含み、それらが協働してメモリアレイの全てのアドレス指 定可能なメモリに全アクセスを可能とするようになっている、周辺回路及びピッ チ回路と、 からなる４Ｍ半導体メモリ装置。 １２． 請求項１１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ 回路及びメモリアレイが全体で４個以下のコンポジット導電性線層を含むように 製造されている、半導体メモリ装置。 １３． 請求項１１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ 回路及びメモリアレイがダイの上に１１．０ｍｍ2と同一又はそれ以下の、結合 した連続の総表面領域を有する、半導体メモリ装置。 １４． 請求項１１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ 回路及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように 製造されており、ダイの上で全ての機能し且つ動作上アドレス指定可能なメモリ セルが占める領域が結合した総領域において２．５ｍｍ2より大きくない領域と なるような、半導体メモリ装置。 １５． 請求項１１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ 回路及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように 製造されており、前記周辺回路、ピッチ回路及びメモリアレイがダイの上に１０ ．２ｍｍ2と同一又はそれ以下の、結合した連続の総表面領域を有する、半導体 メモリ装置。 １６． ６４Ｍ半導体メモリ装置であって、該装置は、 封止体と該封止体から外方に延びる導電性接続ピンとを有するパッケージに封 止された半導体ダイと、 前記メモリセルの少なくとも１個が少なくとも１２８個の機能し且つ動作上ア ドレス指定可能なメモリセルを有する少なくとも１００平方ミクロンの連続ダイ 表面領域を含む、ダイに形成された多重メモリアレイに配置された６４，０００ ，０００個から６８，０００，０００個までの機能し且つ動作上アドレス指定可 能なメモリセルと、 メモリアレイに関連してダイの上に形成された周辺回路及びピッチ回路であっ て、該周辺回路が、ピンに電気的に相互接続されており、作動的に相互接続され た制御及びタイミング回路、アドレス及び冗長回路、データ及びテスト経路回路 、及び電圧供給回路を含み、それらが協動してメモリアレイの全てのアドレス指 定可能なメモリに全アクセスを可能とするようになっている、周辺回路及びピッ チ回路と、 からなる６４Ｍ半導体メモリ装置。 １７． 請求項１６に記載の半導体メモリ装置であって、少なくとも１００平方 ミクロンの連続ダイ表面領域を含む少なくとも１個のメモリアレイが少なくとも １７０個の機能し且つ動作上アドレス指定可能なメモリセルを有する、半導体メ モリ装置。 １８． １６Ｍ半導体メモリ装置であって、該装置は、 封止体と該封止体から外方に延びる導電性接続ピンとを有するパッケージに封 止された半導体ダイと、 前記メモリセルの少なくとも１個が少なくとも１２８個の機能し且つ動作上ア ドレス指定可能なメモリセルを有する少なくとも１００平方ミクロンの連続ダイ 表面領域を含む、ダイに形成された多重メモリアレイに配置された１６，０００ ，０００個から１７，０００，０００個までの機能し且つ動作上アドレス指定可 能なメモリセルと、 メモリアレイに関連してダイの上に形成された周辺回路及びピッチ回路であっ て、該周辺回路がピンに電気的に相互接続されており、作動的に相互接続された 制御及びタイミング回路、アドレス及び冗長回路、データ及びテスト経路回路、 及び電圧供給回路を含み、それらが協働してメモリアレイの全てのアドレス指定 可能なメモリに全アクセスを可能とするようになっている、周辺回路及びピッチ 回路と、 からなる１６Ｍ半導体メモリ装置。 １９． 請求項１８に記載の半導体メモリ装置であって、少なくとも１００平方 ミクロンの連続ダイ表面領域を含む少なくとも１個のメモリアレイが少なくとも １７０個の機能し且つ動作上アドレス指定可能なメモリセルを有する、半導体メ モリ装置。 ２０． ４Ｍ半導体メモリ装置であって、該装置は、 封止体と該封止体から外方に延びる導電性接続ピンとを有するパッケージに封 止された半導体ダイと、 前記メモリセルの少なくとも１個が少なくとも１２８個の機能し且つ動作上ア ドレス指定可能なメモリセルを有する少なくとも１００平方ミクロンの連続ダイ 表面領域を含む、ダイに形成された多重メモリアレイに配置された４，０００， ０００個から４，５００，０００個までの機能し且つ動作上アドレス指定可能な メモリセルと、 メモリアレイに関連してダイの上に形成された周辺回路及びピッチ回路であっ て、該周辺回路が、ピンに電気的に相互接続されており、作動的に相互接続され た制御及びタイミング回路、アドレス及び冗長回路、データ及びテスト経路回路 、及び電圧供給回路を含み、それらが協働してメモリアレイの全てのアドレス指 定可能なメモリに全アクセスを可能とするようになっている、周辺回路及びピッ チ回路と、 からなる４Ｍ半導体メモリ装置。 ２１． 請求項２０に記載の半導体メモリ装置であって、少なくとも１００平方 ミクロンの連続ダイ表面領域を含む少なくとも１個のメモリアレイが少なくとも １７０個の機能し且つ動作上アドレス指定可能なメモリセルを有する、半導体メ モリ装置。 ２２． 半導体メモリ装置であって、該装置が、 半導体ダイに形成された多重メモリアレイに配置された全体で６８，０００， ０００個以下の機能し且つ動作上アドレス指定可能なメモリセルと、 少なくとも１００平方ミクロンの連続ダイ表面領域を含む少なくとも１個のメ モリアレイが少なくとも１２８個の機能し且つ動作上アドレス指定可能なメモリ セルの中の一個或いはそれ以上のメモリセルにデータを書き込み或いはそれらか らデータを読み出すことを可能とするように半導体ダイに形成された回路と、 を有する半導体メモリ装置。 ２３． 請求項２２に記載の半導体メモリ装置であって、半導体ダイ上の機能し 且つ動作上アドレス指定可能なメモリセルが全体で１７，０００，０００個以下 である、半導体メモリ装置。 ２４． 請求項２２に記載の半導体メモリ装置であって、半導体ダイ上の機能し 且つ動作上アドレス指定可能なメモリセルが全体で４，５００，０００個以下で ある、半導体メモリ装置。 ２５． 請求項２２に記載の半導体メモリ装置であって、少なくとも１００平方 ミクロンの連続ダイ表面領域を含む少なくとも１個のメモリアレイが少なくとも １７０個の機能し且つ動作上アドレス指定可能なメモリセルを有する、半導体メ モリ装置。 ２６． 請求項２２に記載の半導体メモリ装置であって、少なくとも１００平方 ミクロンの連続ダイ表面領域を含む少なくとも１個のメモリアレイが少なくとも １７０個の機能し且つ動作上アドレス指定可能なメモリセルを有し、半導体ダイ 上の機能し且つ動作上アドレス指定可能なメモリセルが全体で１７，０００，０ ００個以下である、半導体メモリ装置。 ２７． 請求項２２に記載の半導体メモリ装置であって、少なくとも１００平方 ミクロンの連続ダイ表面領域を含む少なくとも１個のメモリアレイが少なくとも １７０個の機能し且つ動作上アドレス指定可能なメモリセルを有し、半導体ダイ 上の機能し且つ動作上アドレス指定可能なメモリセルが全体で４，５００，００ ０個以下である、半導体メモリ装置。
JP9512668A 1995-09-20 1996-01-25 半導体メモリ回路 Ceased JPH11512570A (ja)

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