KR100440770B1 - 반도체소자 - Google Patents

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KR100440770B1
KR100440770B1 KR10-1998-0701873A KR19980701873A KR100440770B1 KR 100440770 B1 KR100440770 B1 KR 100440770B1 KR 19980701873 A KR19980701873 A KR 19980701873A KR 100440770 B1 KR100440770 B1 KR 100440770B1
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브렌트 키쓰
피에르 씨이. 파잔
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마이크론 테크놀로지, 인크.
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Abstract

고밀도 메모리 회로, 특히, DRAM 회로의 개선을 촉진시키는 공정들이 소개된다. 메모리를 포함하는 반도체 소자는 반도체 다이 상에 형성되는 다중 메모리 어레이로 배열되는 기능적이면서 동작가능하도록 어드레스를 지정할 수 있는 메모리 셀과, 한 개 이상의 메모리 셀로부터 데이터를 읽어들이고 또한 한 개 이상의 메모리 셀에 데이터를 쓸 수 있도록 반도체 다이 상에 형성되는 회로를 포함한다. 한개 이상의 메모리 어레이가 100 μm2의 연속 다이 표면적의 한 개 이상의 면적을 가지며, 이 면적에는 170개 이상의 기능적이면서 동작가능하도록 어드레스를 지정할 수 있는 메모리 셀이 포함된다. 메모리 셀 한 개는 최소 석판인쇄 특징 크기(F)의 제곱의 6배(즉, 6F2) 이하의 다이 상의 면적을 점유한다.

Description

반도체 소자{Semiconductor Device}
고밀도 집적 회로는 반도체 웨이퍼로부터 제작되는 것이 일반적이다. 제작 완료시, 웨이퍼는 동일한 다수의 개별적 다이 영역들을 지니며, 이 다이 영역들은 웨이퍼로부터 잘라져서 개별적인 칩들을 형성한다. 다이 영역이나 잘려진 다이들은 그 동작성을 테스트받게되며, 우수한 다이는 최종 제품이나 시스템에 사용되는 별도의 패키지로 조립된다.
집적 회로의 한 종류는 메모리를 포함한다. 반도체 메모리의 기본 유닛은 메모리 셀이다. 1비트의 정보를 저장할 수 있는 메모리 셀은 그 크기를 점차 줄여, 반도체 기판 또는 웨이퍼의 면적 당 더 많은 셀을 수용할 수 있도록 하고 있다. 이로 인해 집적 메모리 회로가 보다 정교해지고 고속으로 동작할 수 있다.
일례의 반도체 메모리로는 ROM, RAM, PROM, EPROM, EEPROM이 있다. 일부는 속도 대비 경제성 및 정교함을 강조한다. 일부는 고속 동작에 초점을 맞추고 있다.일부는 데이터를 무한정 저장하며, 일부는 일시적으로 저장하여 매초에 수백번씩 리프레시되어야 한다. 최소 메모리 셀은 DRAM의 단일 커패시터와 단일 트랜지스터를 포함한다.
메모리 칩을 분류하는 한가지 산업형 방식은 한 개의 칩에 내장된 "기능적인 그리고 동작가능한 방식으로 어드레스를 지정할 수 있는 메모리 셀" (functional and operably addressable memory cells; 이하, "기능적이면서 동작가능한 어드레서블 메모리 셀", 또는 "어드레서블 메모리 셀" 로 표시)의 수로 메모리 칩을 분류하는 것이다. 밀도 최대화를 위해, 개별 셀들이 다중 반복 메모리 어레이로 배열된다. DRAM 제작은 계속적으로 발전하여, 수백만개의 기능적이면서 동작가능한 어드레서블 메모리 셀을 한 개의 칩 안에 수용할 수 있는 수준에 도달하였다. 단일 트랜지스터 및 그 외 다른 메모리 셀의 밀도 최대화는 반도체 메모리 제작에서 계속적으로 추구하는 목표 중 하나이다.
각각의 새로운 제작 세대를 보면, 다이 당 메모리 셀의 수가 4배씩 증가되어 왔다. 예를 들어, 가령 256K 세대(칩마다 262,144개의 어드레서블 DRAM 셀)가 1M 세대(칩마다 1,048,576개의 어드레서블 DRAM 셀)로 이어졌으며, 상기 1M 세대는 4M 세대로 이어지고(칩마다 4,194,304개의 어드레서블 DRAM 셀), 4M 세대는 다시 16M 세대(칩마다 16,777,216개의 어드레서블 DRAM 셀)로 이어졌다. 상기 16M 세대는 다음에 64M 세대(칩마다 67,108,864개의 어드레서블 DRAM 셀)로 이어졌다. 현재 산업분야에서는 메모리 셀 피치가 0.6 미크론인 256M(칩마다 268,435,456개의 DRAM 셀)라 불리는 제 4세대 메모리 칩에 대하여 작업하고 있다. 각 세대마다, 칩당 어드레서블 메모리 셀의 수는 정확하게 4배씩 증가하였고, 칩 영역이 부수적으로 증가하였다. 그러나, 칩 영역의 증가가 셀 증가에 직접 비례하지는 않았다. 왜냐하면, 처리 기술이 개선됨으로 인해, 개별 메모리 셀의 크기를 축소시킬 수 있었고 밀도를 증가시킬 수 있었기 때문이다. 그럼에도 불구하고, 각각의 다음 세대는 단일 칩 상에서 이전 세대의 메모리 셀 수의 4배씩 셀 수를 증가시키고 있다.
본 발명은 64M, 16M, 그리고 4M 집적 레벨의 반도체 메모리 제작에 관한 것이다.
도 1은 반도체 웨이퍼의 단면을 도시한 단면도.
도 2 는 도 1 에서 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 3 은 도 2 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 4 는 도 3 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 5 는 도 4 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 6 은 도 5 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 7 은 도 6 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 8 은 도 7 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 9 는 도 8 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 10 은 도 9 의 평면도.
도 11 은 도 9 에서 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 12 는 도 11 에서 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 13은 또 다른 반도체 웨이퍼의 단면도.
도 14 는 도 13 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 13 웨이퍼의 도면.
도 15 는 도 14 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 13 웨이퍼의 도면.
도 16 은 또 다른 반도체 웨이퍼의 단면도.
도 17 은 도 16 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 16 웨이퍼의 도면.
도 18 은 도 17 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 16 웨이퍼의 도면.
도 19 는 또 다른 반도체 웨이퍼의 단면도.
도 20 은 도 19 의 평면도.
도 21 은 또 다른 반도체 웨이퍼의 단면도.
도 22 는 도 21 의 평면도.
도 23 은 도 21 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 21 웨이퍼의 도면.
도 24 는 또 다른 반도체 웨이퍼의 단면도.
도 25 는 도 24 의 평면도.
도 26 은 선택적 실시예 배열의 평면도.
도 27 은 수직 평면으로 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 28 은 수직 평면으로 또 다른 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 29 는 수직 평면으로 또 다른 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 30 은 수직 평면으로 또 다른 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 31 및 32 는 메모리 회로 배열의 평면도.
도 33 은 도 26 의 디지트 라인을 따라 반도체 웨이퍼의 단면을 도시한 도면.
도 34 는 반도체 패키지의 사시도.
도 35 는 반도체 메모리 소자의 회로배열을 도시한 도면.
* 부호설명
12: 실리콘 기판 13: 제 2 희생 산화물층
14: 희생 패드 산화물층 15: 마스킹층, 제 1 니트라이드층
16,17,18. 마스킹 블록 30: 실리콘층
32: 제 2 마스킹층 33,34,31: 측벽 스페이서
207: 커패시터 콘택트 208: 비트라인 콘택트
224: 비트라인 225, 383: 고립 전도 라인
295: 연속 활성 영역 297, 298, 382: 워드라인
메모리 및 그 외 다른 전자 회로를 구현하는 것은 고립된 소자들을 구체적인 전기적 경로를 통해 연결하는 과정을 포함한다. 더욱이, 기판에 구축된 소자들을 서로 전기적으로 고립시킬 필요가 있다. 회로 밀도가 증가함에 따라 소자들의 전기적 고립에 어려움이 발생하고 있다.
소자들을 고립시키는 한가지 방법은 기판의 비활성(또는 필드) 영역에 반쯤 들어가거나 푹 들어간 산화물을 형성시키는 과정을 포함한다. 이 영역들은 통상적으로 "필드 산화물(field oxide)" 이라 불리며, LOCOS(LOCal Oxidation of exposed Silicon)라 불리는 노출 실리콘의 국부적 산화에 의해 형성된다. 이러한 산화물을 형성하는 한가지 접근법은 얇은 실리콘 니트라이드 층으로 활성 영역을 덮어, 그 아래에서 산화의 발생을 방지하는 것이다. 실리콘 기판과 니트라이드층 사이에 얇은 희생 패드 산화물 층이 개입되어, 응력을 완화시키고 니트라이드층의 차후 제거 중 손상으로부터 기판을 보호한다. 기판의 마스킹되지 않거나 노출된 필드 영역은 H2O 습식 산화 과정을 거치며, 이때, 압력은 대기압, 온도는 1000℃, 시간은 2~4시간이다. 그 결과, 니트라이드 마스킹이 없는 위치에서 필드 산화물이 성장한다.
그러나 니트라이드 에지(edge)에서는 일부 산화물이 측방으로 산화한다. 이로 인해 산화물이 아래에서 성장하며, 니드라이트 에지를 들뜨게 한다. 니트라이드 에지에서 산화물의 형태가 점차 가늘어지는 산화물 쐐기(wedge)의 형태이며 앞서 형성된 또다른 산화물층과 만나기 때문에, 이 형태를 "새 부리" 라 부른다. 새 부리는 소자들이 형성되는 활성 영역 내로 필드 산화물이 측방 확장된 것이다. 새 부리의 길이가 다수의 매개변수에 따라 좌우되지만, 그 길이는 일반적으로 0.15~0.3 미크론이다(한 쪽 길이).
새 부리로부터 생긴 얇은 산화물 영역으로 인해, 이 영역에서 효과적인 전기적 고립을 제공할 수 없고, 반도체 웨이퍼 상의 중요한 위치들을 불필요하게 점유하는 폐단이 생긴다. 더욱이, 회로 밀도(소자 최소 피치라 불림)가 1.0 미크론 미만으로 떨어짐에 따라, 기존 LOCOS 기술은 마스킹 스택 아래 산화물의 침입으로 인해 고장을 일으킨다. 이러한 예에서 마스킹 블록 스택들이 서로 근접하게 위치하기때문에, 인접한 새 부리들이 결합될 수 있어, 따라서 스택을 실질적으로 들뜨게 하고, 산화에 어떠한 마스킹 효과도 제공하지 못한다.
본 공개내용은 건식 고압 O2 산화 분위기를 이용하여 새 부리 확장을 최소화할 수 있는 대안의 기술을 제공한다. 이 공개내용은 새 부리 크기를 최소화하는 방식으로 필드 산화물 영역을 형성하는 대안의 기술을 또한 제공한다. 이 공개내용은 인접한 메모리 셀들 사이에서 필드 산화물 영역을 제거하도록 하는 대안의 기술을 또한 제공한다.
더욱이, 고밀도 DRAM에 필요한 메모리 셀 크기 축소로 인해, 메모리 셀 커패시터의 저장 노드에 필요한 영역이 마찬가지로 감소된다. 그러나, 설계 및 동작 매개변수들은 셀 면적이 줄어듦에도 불구하고 메모리 셀의 신뢰도높은 동작을 위해 필요한 최소 전하를 결정한다. 셀 면적에 크게 영향을 미치지 않으면서도 셀 커패시터의 총 전하 용량을 증가시키기 위해 여러 가지 기술이 개발되고 있다. 그 예로는 트렌치 및 컨테이너-형 스택 커패시터를 이용하는 구조가 있다.
이 공개내용은 주어진 영역 내에서 커패시턴스를 최대화시킬 수 있는 대안의 기술을 제공한다. 이 공개내용은 인접 소자들 간의 마스크 오정렬 간격을 감소시킴으로서 마스크 개구 허용오차를 더 가깝게 할 수 있는 대안의 기술을 제공한다.
메모리 집적 회로에서 점유하는 기판 상의 영역은 회로 제작을 위해 제공되는 전도층들의 수에 영향받는다. 일반적으로, 전도 라인 층의 수가 적을수록, 공정이 간단해지지만 메모리 셀이 점유하는 영역이 커진다. 메모리 셀에 의해 점유되는 기판 영역은 전도 라인 층을 보다 많이 제공함으로서 감소될 수 있지만, 공정이 복잡해지는 단점이 있다.
이 공개내용은 비교적 다수의 전도 라인 층을 이용하여 인접 메모리 셀들 사이의 필드 산화물 영역을 제거하는 대안의 기술을 제시한다.
상술한 기술 또는 그 외 다른 기술 중 한가지 이상이 본 발명에 따라 64M, 16M, 또는 4M 메모리 칩 제작에 사용될 수 있다.
이 공개내용은 기판 활성 영역 내로 새 부리가 확장되는 것을 최소화시키는 방식으로 필드 산화물 영역을 형성하기 위한 공정들을 설명하면서 먼저 시작된다. 도 1은 0.7 미크론 이하의 최소 피치를 가지는 한 쌍의 인접 필드 산화물 영역을 형성하기 위한 공정의 반도체 웨이퍼 조각(10)을 도시한다. 이는 벌크 반도체 실리콘 기판(12)을 포함한다. 반도체 기판(12) 위에서 희생 패드 산화물층(14)이 20~100 옹스트롬 두께로 열적으로 성정한다. 희생 패드 산화물층(14) 위에 마스킹층(15)이 500~3000 옹스트롬 두께로 형성된다. 층(14)의 기능은 실리콘 기판(12)과 니트라이드 층(15)간 응력 전달을 완충시키는 것이다. 니트라이드층(15)은 필드 산화물 영역을 궁극적으로 형성하기 위해 마스크층으로 기능할 것이다.
도 2를 참고해보자. 제 1 니트라이드층(15)이 패턴처리되고 에칭되어 도시되는 바와 같이 니트라이드 마스킹 블록(16, 17, 18)을 형성한다. 도시되는 마스킹 블록들을 제거하기 전에 채널-차단 임플랜트(channel-stop implant)가 실행될 수 있다. 니트라이드 블록(16, 17, 18)을 생성하기 위한 에칭은 산화물층(14)에 대해 선택적으로 이루어진다. 그러나, 층(14)의 내재적인 선호 두께 때문에, 에칭에 의해 패드 산화물층(14)의 일부분이 불균등하게 제거되는 것은 아니다. 블록(16, 17, 18)은 기판 위 요망 활성 영역 위에 놓이도록 형성된다. 도시되는 마스킹 블록들은 0.7 미크론 이하인 인접 블록들의 최소 피치(20)를 제공한다. 0.6 미크론이 그 중한 예다.
도 3을 참고해보자. 웨이퍼는 습식 등방성 에칭 처리되어, 기판으로부터 노출된 희생 산화물층(14) 부분들이 제거된다. 이로 인해, 도시되는 바와 같이, 니트라이드(16, 17, 18) 아래에서 층(14)의 언더컷 에칭이 발생한다.
도 4를 참고해보자. 웨이퍼는 산화 분위기에 놓여, 선호되는 60~120 옹스트롬 두께의 제 2 희생 산화물층(13)이 성장된다. 층(13)은 실리콘 에칭 정지부로 기능한다. 층(13)의 두께는 새 부리 크기에 영향을 미친다. 층(13)이 두꺼울수록, 필드 산화 이후 새 부리가 커질 것이다.
도 5를 참고해보자. 패턴처리된 마스킹 니트라이드 블록(16, 17, 18)과 제 2 희생 산화물층(13) 위에 실리콘층(30)이 제공된다. 층(30)으로 선호되는 물질은 200~1000 옹스트롬 두께로 증착되는 폴리실리콘이다. 대안의 물질로는 비정질 실리콘과 다공질 실리콘이 있다. 이어서, 제 2 마스킹층(32)이 실리콘층(30) 위에 제공되며, 그 두께 역시 200~1000 옹스트롬인 것이 바람직하다. 마스킹층(32)은 아래의 실리콘 물질(30)에 대해 선택적으로 에칭될 수 있는 물질을 포함하는 것이 바람직하다. 선호되는 물질의 예로는 SiO2, Si3N4가 있고, SiO2가 좀 더 바람직하다. 층(32)의 두께는 제 1 스페이서 높이에 독립적으로 기저부(foot portion)의 길이를 설정하는 데 사용된다.
도 6을 참고해보자. 제 2 마스킹층(32)이 이방성으로 에칭되어, 실리콘층(30) 위에 제 2 마스킹층 측벽 스페이서 쌍(33, 34, 31)들을 형성하고 실리콘층(30)의 일부분을 바깥쪽으로 노출시킨다. 실리콘층(30)에 대하여 선택적으로 이방성 에칭이 수행된다(도면 참조). 제 2 마스킹 측벽 스페이서 쌍(33, 34, 31)은 상호연결 쌍(35, 36, 37)을 마스킹되어 측방으로 뻗어나오며 외향으로 대향도록 형성하며, 이 쌍(35, 36, 37)이 실리콘층(30)의 기저부(foot portions)를 구성한다.
도 7을 참고해보자. 실리콘층(30)의 노출부는 제 2 희생 산화물층(13)에 대해 선택적으로 이방성 에칭되어, 실리콘 측벽 스페이서 쌍(38, 40, 42)을 각각 형성한다. 실리콘 측벽 스페이서 쌍(38)은 기저부 쌍(35)을 포함하며, 이 기저부 쌍은 측면으로 대향되고 측면으로 뻗어나가는 형태를 취한다. 실리콘 측벽 스페이서 쌍(40)은 기저부 쌍(36)을 포함하며, 마찬가지 형태를 취한다. 실리콘 측벽 스페이서 쌍(42)은 기저부 쌍(37)을 포함하며, 역시 마찬가지 형태를 취한다(도 7 참조).
도 8을 참고해보자. 제 2 마스킹층 측벽 스페이서(33, 34, 31)가 기판으로부터 벗겨진다. 또는, 이 스페이서들이 그대로 유지되다가 필드 산화 이후에 벗겨질 수 있다. 또하나의 대안으로서, 스페이서(33, 34, 31)가 필드 산화 이후에도 유지될 수 있다. 가장 선호되는 방법은 지금 바로 스페이서(33, 34, 31)가 제거되는 것으로서, 도 8에 도시된 바와 같다.
도 9를 참고해보자. 웨이퍼는 산화 분위기에 놓여서, 벌크 기판(12)과 실리콘 측벽 스페이서(38, 40, 42)의 실리콘을 산화시킨다. 따라서, 도시되는 필드 산화물 영역 쌍(44, 45)을 형성한다. 산화 조건에는 여러 가지가 있다. 한가지 예는 15기압 이상에서 O2분위기로 산화를 진행시키는 것이다. 이 분위기는 산화 중에 H2O가 결핍된 분위기일 것이며(선호됨), N2나 아르곤같은 캐리어 기체와 결합하여 반응기 내에 유입되는 O2, 또는 순수한 O2로 구성될 것이다. 이러한 산화를 위한 선호되는 상한 압력은 50기압이고, 25기압이 좀더 바람직한 조건이다. 이러한 산화중 선호되는 온도 범위는 950~1300℃이다. 25기압, 1000℃에서의 이러한 건식 산소 분위기에 따라 성장속도는 70분간 4000 옹스트롬이 된다. 이러한 산화는 1500~3000옹스트롬의 최대 두께 위치를 가지는 필드 산화물 영역(44, 45)을 제공하도록 수행된다. 도시되는 바와 같이, 필드 산화물 영역(44, 45)은 그 사이에 기판 활성 영역(25)을 형성한다. 필드 산화 중, 매우 얇은 산화물층(20~200 옹스트롬)이 마스킹 블록(16, 17, 18) 위에 형성될 수 있다. 이는 Si3N4가 SiO2로 변환됨으로서 형성되는 것이다.
또한 산화 중에, 기판(12)과 유사한 실리콘 물질인 실리콘 측벽 스페이서(38, 40, 42)가 산화되어 그 원래 크기의 두배 정도로 성장한다. 이로 인해, "미키 마우스" 이어(Mickey Mouse ear)라 불리는 귀 모양의 형태(46)가 나타난다. 그러나, 200~1000 옹스트롬 두께의 얇은 실리콘층(30)을 사용하여 실리콘 스페이서(35, 36, 37)를 형성할 경우 미키 마우스 이어(46)가 작아진다(얇아진다). 이는 결과적인 필드 산화물 영역의 상부 구조를 최소화시키는 장점을 제공한다. 더욱이, 기저부(35, 36, 37)의 길이방향으로 긴 성질로 인해, 적절한 측면 방향 변위를 제공할 수 있고, 따라서 산화 확장을 막을 수 있고 니트라이드 블록(16, 17, 18) 아래 새부리 형성을 최소화시킬 수 있다.
도 10은 도 9의 평면도로서, 필드 산화물 영역(44, 45)와 그 사이의 활성 영역(25)을 강조하여 도시하고 있다. 활성 영역의 엇갈린 배치가 이용되는 것이 바람직하며, 이때, 피치(20)는 가장 가깝게 인접한 필드 산화물 영역 사이의 최소 피치이다. 엇갈린 배치로 인해, 그 다음으로 인접한 필드 산화물 영역 사이에 넓은 피치(21)(도 10)가 생성된다. 필드 산화 중, 최대 필드 산화물 두께의 위치는 넓은 피치 라인(21)을 따라 생긴 영역들의 폭의 중앙에 발생하는 것이 일반적이다. 통상적으로 피치 라인(20)을 따라 생긴 필드 산화물 두께가 피치 라인(21)의 경우에 비해 통상적으로 작으며, 이 경우에, 인접 니트라이드 마스크가 인접하게 위치하기 때문에 기판 응력이 크다.
도 11은 기판으로부터 제 1 마스킹층 물질 블록(16, 17, 18)을 벗겨내고, 이어서, 제 2 희생 산화물층 물질(13)을 벗겨내는 과정을 도시한다. 더욱이, 남아있던 제 1 희생 산화물층(14)의 잔류물이 제거될 수도 있다. 이러한 제거 과정에서, 블록(16, 17, 18) 위에 형성되는 산화물이 제거되어, 필드 산화물 영역(44, 45)으로부터 산화물을 50~250 옹스트롬 두께로 제거할 수 있다. 더욱이, 층(13)을 제거하면, 필드 영역으로부터 50~500 옹스트롬의 산화물이 제거될 것이다(선호됨). 이로 인해 미키 마우스 이어(46a)가 작아진다. 이어서, 제 3 희생 산화물층(48)이 성장하여(실리콘 기판 위에 150~350 옹스트롬 두께), 필드 산화 중 불필요하게 형성된 실리콘-니트라이드( "Kooi effect" 라 불림)를 제거한다. 이러한 산화물 성장은 필드 산화물 영역(44, 45)을 50~200 옹스트롬 두께로 성장시킨다.
도 12를 참고해보자. 제 3 희생 산화물층(48)이 기판으로부터 벗겨진다. 이는 200~400 옹스트롬의 필드 산화물 영역(44, 45)을 에칭하고, 나머지 날카로운 부분(46a)을 제거하는 효과를 가진다. 따라서, 이러한 필드 산화물 영역에 대해 매끄러운 상부 구조를 얻을 수 있다. 따라서, 활성 영역 내로 새 부리가 확장되는 것을최소화시킬 수 있다. 필드 산화물 영역(44, 45)이 벌크 기판(12)에 대해 푹 들어가도록 제공될 수도 있다.
다음은 커패시터 구조의 커패시턴스를 향상시키기 위해 폴리실리콘 표면을 거칠게 하는 개선형 기술을 소개한다. 도 13-15를 참고하여 설명이 이루어진다. 반도체 웨이퍼 조각(50)은 벌크 반도체 기판(52)(p형으로 도핑된 단결정 실리콘)을 포함하며, n-형 확산 영역(54)이 기판(52) 내에 제공된다. 확산 영역(54)은 커패시터 플레이트에 전기적으로 연결되는 노드를 포함한다. 벌크 기판(50) 위에 절연 실 리콘이산화물(SiO2)층(56)이 제공된다. 확산 영역(54)에 대한 컨테이너 개구(58)가 절연층(56) 내에 제공된다. 웨이퍼는 화학 기상 증착 반응기 내에 위치하며, 자리변동없이(in situ) 전도성으로 도핑된 비정질 실리콘 층(60)이 제 1 온도(600℃ 미만)에서 기판 위에 화학 기상 증착된다.
층(60)을 제공하기 위한 일례의 과정은 6리터 반응기에 웨이퍼를 위치시키고 560℃에서 80 토르의 압력으로 이를 유지시킨다. 400초동안 500 sccm 및 300 sccm의 속도로 SiH4와 포스핀(phospine)이 반응기에 각각 공급된다. 이로 인해 두께가 1000 옹스트롬인 층(60)이 생성될 것이다. 일례로서, 다른 매개변수들을 그대로 유지하면서 300 sccm의 유속의 디실레인(disilane)이 SiH4를 대체할 수 있다. 이로 인해 15초동안 1000 옹스트롬의 층(60)이 생성될 것이다. 계속적인 논의를 위해, 도핑된 비정질 실리콘층(60)은 제 1 거칠기(1st degree of roughness)의 외부 표면(62)을 가진다.
도 14를 참고해보자. 반응기 내의 기판 온도가 지정된 속도로 어닐링 제 2 온도(550~950℃)까지 상승한다. 기판은 도핑된 비정질 실리콘층(60)을 도핑된 폴리실리콘층(65)으로 변환하는 데 충분한 시간동안 제 2 어닐링 온도로 유지된다. 이때, 도핑된 폴리실리콘층(65)은 제 1 거칠기보다 큰 제 2 거칠기의 외부 표면(64)을 가진다. 기판(50)이 반응기로부터 제거되지도 않고, 비정질 실리콘층(60)의 증착 시간과, 폴리실리콘층(65)으로의 변환 시간 사이에 기판(50)이 산화 분위기에 노출되지도 않는다.
선택된 온도 상승 속도는 10℃/초 이하이다. 30℃/초와 40℃/초의 상승 속도가 또한 이용되며, 표면(62)에서 표면(64)로의 거칠기 증가가 관측될 때, 이러한 거칠기 증가는 10℃이하의 저속으로 온도 상승 속도가 유지될 때에 비해 그다지 크지 않다. 어닐링 제 2 온도는 700℃ 미만으로 유지되어(선호됨), 공정 중 웨이퍼의 열 활용을 최대로한다.
어닐링 공정 중 반응기 분위기는 진공으로 유지되는 것이 바람직하다. 대안으로, N2같은 비활성의 분위기가 사용될 수 있다. 비정질 실리콘 증착 및 어닐링 단계에서의 반응기 압력은 동일한 압력이며, 0.01 토르보다 크다. 비활성 기체가 어닐링 단계 중 반응기 내에 제공되는 경우엔 760 토르 이상의 반응기 압력이 사용될 수 있다.
일례의 실제 어닐링은 650℃, 660℃, 670℃, 680℃, 700℃, 750℃, 800℃, 그리고 850℃의 웨이퍼 온도에서 실행되었다. 반응기 압력은 N2의 유무와 함께400mTorr~80Torr 사이에서 변화하였다. 증착 시간은 30~900 초 범위였다. 비정질 실리콘 증착과 어닐링 단계간 온도 상승 속도는 4℃/초~10℃/초였다. 원 표면(62)에 비해 표면(64)에서 최대 표면 거칠기를 얻을 수 있는 최적의 결과는 670℃에서 30~60초 동안에 이루어졌으며, 이때, 증착 및 어닐링간 온도 상승 속도는 5℃/초였다.
이러한 결과적인 표면은 메모리 회로의 개선된 커패시터 구조 형성에 사용된다. 도 15는 유전층(67)과, 그후 증착된 외부 커패시터 플레이트(68)(전도성으로 도핑된 폴리실리콘)를 도시하며, 이들은 커패시터 구조(59)의 형성을 완성시키기 위해 제공되었다.
도 16-18은 도 13-15에 의해 도시된 공정 단계에 대해 한 개 이상의 추가 공정 단계를 포함하는 대안의 실시예 구조 및 공정을 도시한다. 도 16은 도 13에 의해 도시되는 공정 단계에 이어지는 공정 단계에서 추가적인 특징들을 포함하는 웨이퍼 조각(50a)을 도시한다. 구체적으로, 자리변경없이(in situ) 도핑된 비정질 실리콘층(60)을 제공한 후, 기판 온도가 중간 실리콘 시딩(seeding) 온도까지 선택된 속도로 상승한다. 시딩 온도에서, 도핑된 비정질 실리콘층(60) 위에 실리콘 입자(69)의 불연속층이 제공된다. 이는 동일한 반응기 내에서 이루어지며, 비정질 실리콘 증착 시간과 불연속 시딩 입자 제공 시간 사이에 산화 분위기에 대한 웨이퍼의 어떤한 간섭형 노출도 없이 이루어진다. 이 시드들(seeds)은 실리콘 원자들의 개별적인 클러스터들로 구성된다.
실리콘 입자를 제공하기 위한 선호되는 공정은 SinH2n+2의 기체 화합물을 포함하는 실리콘 소스 기체를 반응기에 공급하는 것이다. 이때, n은 1 이상의 정수이다. 상술한 실시예에 따른 일례의 공정은 5~10 sccm의 속도로 30~60초간 디실레인 기체를 반응기에 공급하는 것이다. 10~50 옹스트롬의 입자 직경을 가지는 불연속 실리콘 입자(69)가 제공되는 것이 바람직하다. 일례의 시딩 온도는 600℃이며, 시딩 온도까지의 선택된 제 1 상승 속도는 10℃/초 이하이다. 실리콘 시딩 온도는 600℃ 이하이다. 그 결과, 앞서 실시예의 층(62)보다 훨씬 거친 외부 표면(62a)이 생성된다.
도 17에 따르면, 동일한 화학 기상 증착 반응 내에서 웨이퍼를 산화 분위기에 노출시킴없이, 기판 온도는 550~950℃ 사이의 어닐링 온도까지 제 2 선택 속도로 상승된다. 또한, 선호되는 속도는 10℃초 이하이다. 기판은 도핑된 비정질층을 도핑된 폴리실리콘층(65a)로 변화하기에 충분한 시간동안 상기 어닐링 온도에서 유지된다. 이때, 도핑된 폴리실리콘층(65a)의 외부 표면은 비정질 실리콘층 외부 표면(62a)의 제 1 거칠기보다 큰 제 2 거칠기를 가진다.
실리콘 입자(69)를 이용하여 바람직한 현상이 발생한다. 층(60)의 비정질 실리콘이 표면(62a)으로 이동하여 실리콘 시드/입자(69)에서 뭉쳐져 굴곡을 형성시키고, 따라서, 더 거친 외부 폴리실리콘 표면을 생성한다.
도 18에 따르면, 커패시터 유전층(67a)과 셀 플레이트층(68a)이 제공되어, 최종 커패시터 구조(59a)를 형성한다. 층(67a)과 층(68a)은 먼저 소개한 실시예에서보다 거칠기가 더 크다. 왜냐하면, 실리콘 시딩 처리에 의해 거칠기(degree of roughness)가 커졌기 때문이다.
메모리 회로의 밀도 최대화에 관련된 한가지 추가적인 문제점은 인접 소자들간에 제공되는 간격 요건에 있다. 가령, 비트 라인 콘택트와 커패시터 구조간에 제공되는 간격 요건에 있다. 이 문제는 도 19와 20을 참고하여 쉽게 이해될 수 있다.
도 19는 수직으로 뻗어가는 비트 콘택트 플러그(75)를 사이에 구비한 한쌍의 DRAM 컨테이너 커패시터 구조(72, 74)를 포함하는 반도체 웨이퍼 부분을 도시한다. 필드 산화물 영역, 벌크 기판, 그 위에 놓인 비트 라인같은 다른 전형적인 회로는 도시되지 않았다. 왜냐하면, 이들은 여기서 구현되는 관점에 특별히 관계되지 않기 때문이다. 앞서 제공된 절연 유전층 내 각각의 컨테이너 개구(76) 내에 각각의 커패시터(72, 74)가 형성된다. 각각의 커패시터(72, 74)는 저장 노드 플레이트(78)와, 그 위에 놓인 커패시터 유전층(80)을 포함한다. 두 커패시터에 공통인 커패시터 셀 플레이트는 전도성으로 도핑된 폴리실리콘층(82)의 형태로 제공되는 것이 일반적이다. 폴리실리콘층(82)은 증착된 시트를 포함하며, 커패시터의 모든 플레이트들이 이 시트의 일부분을 구성하거나 이 시트의 일부분에 전기적으로 연결된다.
그러나, 콘택트 개구나 구멍이 일부 위치에서 시트를 통해 잘려져서(가령, 비트 플러그(75)), 기판 내 낮은 영역과 전기적으로 연결된다. 이는 시트(82)에 개구를 제공함으로서 구현되며, 이는 마스크 개구 아웃라인(84)에 의해 구체적으로 제시된다. 이어서, 시트 개구(84)의 테두리 내에서 측방으로 비트 콘택트(86)가 제공된다. 따라서, 결과적으로 비트 라인 플러그(75)가 셀 플레이트(82)로부터 효과적으로 고립된다.
상술한 개구(76, 84, 86)는 세가지의 포토리소그래피 마스크에 의해 제공된다. 마스크 오정렬 가능성 때문에, 마스크 오정렬에 대한 허용오차가 각각의 마스크에 대하여 제공되어야 하며, 일부 마스크들이 서로 중복되지 않도록 하여야 할 것이다. 예를 들어, 간격 "x" 는 개구(84, 86)를 제공함에 있어 마스크의 상대적 오정렬을 위한 영역을 제공한다. 더욱이, 간격 "y" 는 저장 노드(76) 컨테이너 에칭 대 셀 플레이트 시트 개구(84) 에칭에 대한 오정렬 허용오차를 보장하기 위해 제공된다. 일반적으로, 두 간격 "x", "y" 에 대한 오정렬 허용오차는 0.15미크론이며, 저장 노드층(78)과 비트 플러그(75) 사이에 0.3 미크론의 실제 간격을 제공한다. 그러나, 0.3 미크론은 콘택트 플러그와 인접 커패시터들간에 충분한 전기적 고립을 제공하는 데 필요한 크기보다 더 크다. 따라서, 한쌍의 인접 메모리 셀을 위해 더 많은 공간이 점유된다.
이러한 추가적인 간격은 도 21-23을 참고하여 설명되는 방식에 따라 극복될 수 있다. 구체적으로, 컨테이너 개구(76)와 인접 시트 콘택트 개구(84)간 수평 오정렬 허용오차는 "y" 간격만큼 비트 플러그 개구(86)의 양쪽에서 감소된다. 따라서, 위 실시예와 관련하여, 인접 컨테이너 쌍(76)이 서로 0.3 미크론 더 가까이 위치할 수 있고, 따라서 회로 밀도가 증가한다. 이는 간격 "y" 의 오정렬 허용오차가 수평방향이 아니라 수직 방향으로 제공함으로서 실현된다.
구체적으로, 커패시터 저장 노드 컨테이너(78b)는 최소한 오정렬 허용오차 거리 "y" 만큼 컨테이너 유전층의 상부 표면에 대해 푹 들어가 있다. 따라서, 마스크 개구(84)에 대한 진정한 마스크 오정렬 허용오차는 커패시터 셀 플레이트 층(82)과 유전층(80) 두께의 합의 두배와 같다. 도 21은 컨테이너(76)간 거리에 대한 마스크 구멍(84)의 완벽한 정렬을 도시하며, 이때, 마스크 개구(84)는 컨테이너 개구(76)간 가장 가까운 거리사이의 거리로의 측방 확장에 해당한다.
도 21은 이방성 에칭이 마스크 개구(84)를 통해 셀 플레이트층(82)에 대해 수행될 경우 발생하는 셀 플레이트(82) 에칭의 예를 도시한다. 그러나 도 23에 도시되는 바와 같이, 마스크 개구(84)를 통한 에칭은 등방성으로 수행된다. 이는 포토레지스트 아래 층(82)을 아래로 잘라낼 것이어서, 비트 콘택트 개구(86)의 에지 에 대해 셀 폴리실리콘층(82)의 에지를 추가적으로 변위시킬 것이다. 따라서, 수평 방향이 아니라 수직방향으로 "y" 오정렬 허용오차를 확장시킴으로서 저장 노드, 시트 개구, 그리고 비트 라인 콘택트에 대한 적절한 오정렬 간격 "x", "y"가 제공된다. 저장 노드 커패시터 플레이트(78b)가 푹 들어감으로서 커패시턴스의 손실이 존재할 것이며, 이렇게 패여 들어감으로서 플레이트(78b)의 크기가 실질적으로 작아질 것이다.
상기 과정 중 한가지 이상을 통합한 예가 도 24 및 25에 도시된다. 도 24 및 25는 벌크 기판(92)과 필드 산화물 영역(94)으로 구성되는 반도체 웨이퍼 조각(90)을 도시한다. 필드 산화물 영역(94)은 새 부리 확장을 최소화시키기 위해 상술한 공정에 따라 생성된다. 필드 산화물 영역(94)간 면적은 활성 영역(95)으로 구성된다. 네 개의 워드라인(96, 97, 98, 99)이 도 24에 도시된다. 각각의 워드 라인은 다섯 개의 층의 복합층이다. 즉, 게이트 산화물층, 전도성으로 도핑된 폴리실리콘층, WSix층, 산화물층, 그리고 Si3N4층으로 구성되는 복합층이다. 통상적으로 Si3N4로 구성되는 전기 절연성 측벽 스페이서가 워드 라인에 대해 또한 제공된다.
일반적으로 BPSG(borophosphosilicate glass)인 절연 유전층(100)이 워드 라인 바깥쪽에 제공된다. 한쌍의 컨테이너 커패시터 구조(102, 104)가 도시되는 바와같이 제공된다. 커패시터(102, 104) 사이에 수직으로 비트 콘택트 플러그(106)가 뻗어간다. 도시되는 구조는 DRAM 어레이의 두 개의 메모리 셀로 구성되며, 이 메모리 셀들은 비트 콘택트와, 기판 확산 영역(도시되지 않음)을 공유한다. 벌크 기판(92)에 대한 각각의 구성요소의 콘택트(107, 108, 109)가 도시되는 바와 같이 제공된다.
각각의 커패시터(102, 104)는 상술한 공정들의 조합에 의해 구현되는 것이 바람직하다. 예를 들어, 각각의 커패시터는, 상술한 바와 같이 거친 외부 표면을 가지도록 증착되는 것이 바람직한, 전도성으로 도핑된 폴리실리콘으로 구성되는 저장 노드(110)를 포함한다. 더욱이, 각각의 저장 노드층(110)은 절연 유전층(100)의 외부 표면에 대해 푹 들어가도록 형성되는 것이 바람직하며, 이에 따라, 마스크 오정렬 허용오차에 의해 점유되는 웨이퍼의 측방 확장이 상술한 바와 같이 감소될 수 있다. 이는 커패시터(102, 104)와 비트 콘택트(106)를 서로 가깝게 위치시키는 것을 촉진시킨다. 커패시터 유전층(112)과 외곽 전도 셀 폴리실리콘층(114)이 도시되는 바와 같이 제공된다.
통상적으로 BPSG인 절연 유전층(116)은 커패시터 구조(102, 104)의 외향으로제공된다. 비트 콘택트 플러그(106)가 이를 통해 그리고 절연 유전층(100)을 통해 비트 콘택트(108)에 도달한다. 비트 플러그(106)는 티타늄층(118), TIN층(120)(장벽 층), 그리고 텅스텐층(122)의 복합층을 포함한다. 이때, 층(118)이 벌크 실리콘 기판(92)에 면한다.
절연 유전층(116)에는 평탄화된 외부 표면이 제공되며, 그 위에는 디지트 라인(124)이 제공된다. 디지트 라인(124)은 명료한 이해를 위해 도 25에 간단한 선으로 표시된다. 디지트 라인(124)은 티타늄 접착층(126), 벌크 매스 전도층(128)(알루미늄 또는 알루미늄 합금), 그리고 외곽의 반사방지 코팅층(130)(TiN)의 복합층을 포함하는 것이 일반적이다. 본 실시예에서, 어레이의 모든 디지트 라인들이 디지트 라인(124)와 같은 레벨로 제공된다.
또다른 절연 유전층(132)이 비트 라인(124) 외부에 제공되며, 평탄화된 외부 표면을 가진다. 패턴처리된 복합형 전기 전도 러너(composite patterned electrically conductive runners)(136)가 층(132) 외부에 도시된다(도 24). 이러한 전도 러너들은 DRAM 메모리 어레이의 일부분으로 사용되지 않지만, 이러한 어레이의 주변 회로 및 피치 회로로 사용된다.
도 25는 본 실시예에 따라 단일 메모리 셀에 의해 점유되는 면적을 점선(140)으로 도시한다. 이러한 면적은 최소 석판인쇄 특징 크기 F에 관련하여 표현될 수 있다. 도시되는 바와 같이, 단일 메모리 면적(140)은 깊이 4F, 폭 2F 여서 단일 메모리 셀이 8F2의 면적을 차지한다.
도 24의 회로는 네 개의 복합 전도 라인 층을 포함하도록 제작된 다이로 구성된다. 제 1 층은 복합 워드라인(96, 97, 98, 99)으로서, 동일한 공정 단계로부터 집합적으로 형성된 것이다. 제 2 층은 셀 플레이트 폴리실리콘층(114)으로 구성된다. 메모리 어레이 내에서, 이러한 층은 시트로 구성되는 것으로 간주될 수 있고, 고립된 비트 플러그(106)를 제공하기 위해 고립된 격자형 개구(즉, 상술한 실시예의 개구(84))가 상기 시트를 통해 제공된다. 메모리 어레이에 대한 주변 회로나 피치 회로의 면적에서는 층(114)이 패턴처리되어, 요망하는 전기적 상호연결을 제공하도록 한 개 이상의 전도 라인을 형성할 수 있다.
제 3 복합 전도 라인 층은 디지트 라인(124)으로 구성되고, 제 4 전도 라인층은 복합 주변 전도체(136)로 구성된다.
이 공개내용은 메모리 어레이 내 필드 산화물 영역을 제거하여 결과적으로 회로 밀도를 높일 수 있는 대안의 공정을 추가로 제공한다. 배경으로서, 필드 산화물 영역은 어레이 내 메모리 셀들의 인접 뱅크들 사이에서 전기적 고립을 제공한다. 정의에 의하면 필드 산화물은 인접 셀들 사이에서 벌크 기판 내에 형성되는 활성 영역에 새 부리들을 형성한다. 예를 들어 도 25에서는 두 인접 활성 영역(95) 사이의 부리를 보여주고 있다. 이 부리는 사이에 형성된 필드 산화물로부터 생기며, 도시되는 워드 라인(99, 96)은 어레이 내에 엇갈려 배치되는 메모리 셀 세트를 게이팅하기 위해 필드 산화물 영역 위에 걸쳐있다. 엇갈려 배치되는 활성 영역 어레이에 대한 워드 라인(96, 99) 및 필드 산화물의 측방 확장은 반도체 기판상에서 점유되는 회로 면적을 구성한다. 구체적으로, DRAM 어레이의 각각의 메모리 셀에서는 워드라인(96, 99)에 대한 면적과 필드 산화물에 의해 점유되는 측방 확장이 최소 석판인쇄 특징 크기 F의 1.5배에 달한다. 본 공개내용의 한가지 선호되는 태양에 따르면, 인접 셀로부터 전기적 고립과 워드 라인(96, 99)을 위해 제공되는 메모리 셀 면적이 1.5F에서 0.5F로 감소할 수 있다.
구체적으로, 도 26은 관련된 상부 비트 라인(224)에 대하여 벌크 기판 내에 형성되는 연속 활성 영역(295)을 도시한다. 일련의 커패시터 콘택트(207)와 일련의 비트 라인 콘택트(208)가 연속 활성 영역(295)에 대하여 형성된다. 워드 라인 쌍(297, 298)은 인접 메모리 셀 쌍의 비트 콘택트를 공유하며, 다시 벌크 기판의 확산 영역을 공유한다. 인접 메모리 셀 쌍간의 전기적 고립은 고립 전도 라인(225)을 개입시킴으로서 제공되며, 이 고립 전도 라인(225)은 워드 라인(297, 298) 형성에 연계하여 형성된다. 고립 전도 라인(225)은, 동작시에, VSS나 VBB같은 적절한 음전압이나 접지에 연결되어, 필드 산화물에 의해 앞서 제공된 전기적 고립을 실질적으로 대체한다.
또한 필드 산화물 영역을 제거함으로서, 기존 활성 영역이 어레이 내에서 엇갈리게 배치되는 것을 제거할 수 있고, 따라서 도 25 실시예의 워드 라인(96, 99)에 의해 점유되는 면적을 제거할 수 있다. 따라서 도 25의 메모리 셀이 점유하는 4F 측방 확장이 도 26 실시예에서 3F로 감소될 수 있다(도 26의 정선 윤곽(240) 참조). 이로 인해, 단일 셀이 점유하는 면적이 도 25실시예에서는 8F2이었으나 도 26 실시예에서는 6F2에 불과해진다.
그러나, 비트 라인 회로 요건 및 관련 비트 라인 간격은 어레이 내 개별 메모리 셀 면적을 6F2수준으로 감소시킴에 있어 한 역할을 한다. 구체적으로, 실제 비트 라인이나 데이터 라인 구조가 한쌍의 디지트 라인, 즉, D와 D*( "디지트 바"라고도 불림)으로 구성된다. 256K 메모리 셀 수준의 집적 이전에는 D와 D*가 두 개의 개별적인, 그러나 인접한 어레이로 뻗어갔으며, 이 어레이들 사이에 센스 증폭기가 삽입되었었다. 나중에 이 배열은 "열린 구조(open structure)" 라 불려지게 되었다. 그러나, DRAM이 256K 밀도에 도달한 후, 열린 구조는 불량한 신호 대 잡음 비 때문에 부적절한 것으로 드러났다.
그 결과, "접힌 비트 라인 구조(folded bit line architecture)" 와 개선된 셀 설계들이 발전되어 잡음 레벨을 극복하게 되었다. 접힌 구조를 이용하면, D와 D*가 공통 수평 평면 내에서 나란히 뻗어가며, 단일 어레이 내 여러 위치들에서 수평 위치를 교환(swap)한다. 따라서 잡음 소거 효과를 얻는다.
그러나 6F2만큼이나 작은 메모리 셀 크기, 또는 이보다 더 작은 메모리 셀 크기가 가능할 경우, D와 D* 및 그 관련 회로에 의해 점유되는 공간이 6F2크기에 대한 제한 장벽이 된다. 본 공개 내용의 또다른 선호 태양에 따르면, D와 D*가 공통 수직 평면에서 서로 인접하게 놓이도록 제작되어, 접힌 구조와 밀도 최대화를 촉진시킨다.
예를 들어, 도 27은 D와 D*의 수직 3-레벨 뒤틀림 또는 교환 설계의 한 실시예를 도시한다. 이를 통해, 설계의 상단 레벨과 하단 레벨에서 뻗어가는 선호되는동일한 비트 라인 길이를 얻을 수 있다. 도 27의 좌측부에 도시되는 바와 같이, 디지트 D 라인(310)이 레벨 1에 놓이고, 보완형 디지트 D* 라인(312)이 레벨 2에 놓여 D 라인(310) 바로 아래에 위치한다. D 라인(310)은 레벨 2(314)로 내려가며, 다시 레벨 3으로 내려간 후, 전도 영역(316)에 의해 D* 라인 둘레로 이동하여 레벨 2(315)로 올라간다. 결과적으로, D 라인(310)은 레벨 1에서 레벨 2로, 수직방향 또는 Z-축 방향의 비틀림이나 교환을 구현한다. 유사한 수직 비틀림이나 교환이 D* 라인(312)에서도 발생한다. D* 라인(312)은 레벨 2에서부터 레벨 3으로 내려가, 전도 영역(318)에 의해 D 라인(310)과 면적(316) 둘레로 이동하여, 레벨 2(313)로 올라가고, 다시 레벨 1(322)에 도착한다. 따라서, 비틀림이나 교환이 z 방향에 대하여 이루어지며, 부수적인 x 및 y 면적은 전도 영역(316, 318)에 대하여 레벨 3에서 점유된다.
도 28은 또하나의 4-레벨 비틀림 또는 교환 구조를 도시한다. 전도 경로(319)가 서브-레벨 4로 제공된다. 레벨 4는 기판 임플랜트, 폴리실리콘, 금속 등을 포함할 수 있다. 그러나 영역(316, 319)으로부터 트랜지스터를 형성하는 것은 바람직하지 못하다.
도 29는 대안의 3-레벨 구조를 도시한다. 도시되는 바와 같이, D 라인(310)과 D* 라인(312)의 비틀림이나 교환은 레벨 1 내에서 레벨 2와 레벨 3에 대해 이루어진다.
도 30은 또다른 대안의 구조를 도시한다. 디지트 라인 D(330)는 (332) 및 (334)를 통해 (336)로 한 레벨 내려가고, D*는 (342)를 통해 (340)으로 한 레벨 올라간다. 영역(342)은 x-y 평면의 바깥으로 뻗어가고, D 라인(330, 336)은 동일한 x-y 구성에 머무른다. 영역(342)은 인접한 한쌍의 디지트 라인 D(346)와 D*(348)의 수직 평면 내로 또한 뻗어간다. 이 영역(342)의 확장을 수용하기 위해, D* 라인(348)이 영역(350)을 따라 레벨 3으로 이동하고, 이어서 레벨 2로 다시 되돌아간다.
도 31은 선호되는 메모리 어레이의 개략적 도면이다. 수평으로 뻗어가는 라인들은 D 및 D* 디지트 라인의 쌍들을 포함하고, 각각의 쌍은 공유된 센스 증폭기(370)에 대해 뻗어간다. 일련의 워드 라인(373)이 열 디코더(372)로부터 뻗어간다. 중간에 삽입된 전도성 고립 라인(374)이 도시되는 바와 같이 제공되어, 메모리 어레이의 상단 섹션 및 하단 섹션 사이의 공통 접지 노드 라인(376)에 대해 연결된다.
도 31의 이해를 돕기 위해, 센스 증폭기(370)에 전력을 공급하는 디지트 라인 쌍들이 마치 서로에 대해 나란히 수평으로 이격된 것처럼 보인다. 그러나 실제로는, 디지트 라인 쌍들이 상기 기술된 선호되는 실시예에 따라 서로에 대해 수직의 방향을 취한다. 도 31의 상단 쌍에 대해, 디지트 D 라인(360)과 디지트 D* 라인(364)이 도시된다. 수직 평면에 대한 비틀림이나 교환이 위치(368)에서 "x" 교차에 의해 표시된다. 나머지 쌍들의 다른 엇갈린 교차도 도시된다. 각 쌍의 각 라인들이 수직 정렬 방향의 상부 및 하부 각각에서 그 길이의 50%를 소비하는 것이 가장 바람직하다.
도 32를 참고해보자. 선호되는 복층 비틀림 디지트 라인을 가진 DRAM 어레이의 일부분에 대한 배치가 도시된다. 6개의 디지트 라인 쌍 DP0, DP1, DP2, DP3, DP4, DP5가 도시된다. 각각의 쌍은 공통 수직 평면에 정렬된 D 라인과 D* 라인을 포함한다. 최상단 디지트 라인과 최하단 디지트 라인은 이해를 돕기 위해 서로 다른 폭으로 표현되었다. 실제로는, 동일한 폭을 가진다. 도시되는 점선 직사각형은 활성 영역을 포함하며, 수치(381)는 이에 대한 비트 콘택트를 표시한다. 라인(382)은 워드 라인을 포함하고, 라인(383)은 상술한 바와 같이 워드라인을 대신할 고립 라인을 포함한다. 수직 콘택트 바이어(CV; vertical contact vias)는 "X" 로 표시되는 정사각형으로 표현된다.
도시되는 어레이 부분에서, 디지트 라인 쌍 DP0, DP2, DP4는 S1, CV3, CV4와 S2, CV1, CV2에 의해 영역(371) 내에서 선호되는 비틀림이나 교차를 구현한다. 디지트 라인 쌍 DP1, DP3, DP5는 어레이의 이 부분에서 비틀림이 생기지 않는다. 교대로 나타나는 비틀림 패턴이 인접 디지트 라인 쌍간의 용량성 결합을 실질적으로 감소시킬 뿐 아니라, 비틀림 동작을 위한 공간을 제공하기까지 한다.
제 1 전도 스트립 S1과 제 2 전도 스트립 S2의 일부분이 인접 디지트 라인 쌍의 일부분과 수직으로 정렬된다. 이는 제 1 및 제 2 전도 스트립 S1 및 S2가 인접 복층 디지트 라인 중 어느 것과도 같은 레벨에 놓이지 않기 때문이다. 상호연결 패턴은 도 27-31에 의해 도시되는 바와 같은 패턴일 수도 있고, 또는 아예 다른 패턴일 수 있다.
수직 비틀림 또는 교환 실시예에 따르면 신호 대 잡음 비가 충분히 낮게 유지된다. 적절한 메모리 셀에 대한 액세스 및 동일한 상부 및 하부 방향을 가능하게하도록, 수직 배열 및 교차 디지트 라인이 제공되는 것이 가장 바람직하다. 추가적으로, 인접한 디지트 라인 쌍들이 신호 대 잡음 문제를 감소시키기 위해 적절하게 스위칭되기도 한다. 더욱이, 수직 평면 교차는 6F2또는 이보다 작은 메모리 셀 크기를 촉진시킨다. 어레이의 비틀림 위치가 어레이의 1/4이나 1/3 지점에, 또는 1/2 지정에 위치할 수 있다. 이로 인해, 여러 다른 디지트 라인 쌍 배열이 서로 다음에 위치할 수 있다. 더욱이, 메모리 셀들은 비트 라인 사이, 비트 라인 변을 따라, 비트 라인 위에, 또는 비트 라인 아래에 위치할 수 있어서, 트렌치형, 스택형, 높이형 설계를 수용할 수 있다.
도 33은 웨이퍼 조각(390)의 단면도로서, 도 26의 비트 라인을 따라 취해진 단면도이다. 도 24와 비슷한 번호가 적절한 경우에 사용되었고, 상당한 차이가 있을 경우에는 다른 번호로 표시하였다. 첫 번째 주목할만한 예외사항은 어레이 내에 필드 산화물 영역이 없고, 고립 전도 라인(383)이 이를 대체하고 있다는 점이다. 어레이의 워드 라인들은 (382)로 표시되었다.
두 번째 주목할만한 예외사항은 절연 유전층(393)에 의해 분리되는 두 복합라인, 즉, D 라인(394)과 D* 라인(395)으로 디지트 라인을 제공하는 점이다. 각각의 복합 디지트 라인은 도 24의 복합 라인(124)과 같은 구조이다. 절연 유전층(397)이 복합 D* 라인(395) 위에 놓이며, 유전층(397) 중간마다 패턴처리된 라인(136)이 위치한다. 본 실시예에서, 회로는 다섯 개의 복합 전도 라인층을 포함하도록 제작되는 다이로 구성된다. 제 1 전도 라인층은 실질적으로 동일한 공정 단계에서 집합적으로 형성되는 복합 전도 라인(382, 383)을 포함한다. 제 2 전도 라인은 셀 플레이트 폴리실리콘층(114)으로 구성되며, 이는 어레이의 주변 영역에 라인을 형성하도록 패턴처리된다.
제 3 및 제 4 복합 전도 라인 층은 D(394)와 D*(395)를 각각 포함한다. 제 5 전도 라인 층은 복합 주변 전도체(136)를 포함한다.
상술한 구조는 도 34 및 35에 도시되는 바와 같은 반도체 메모리 소자를 제작하는 데 활용된다. 구체적으로, 반도체 다이(150)(도 35)가 패키지(152)(도 34)로 포장된다. 패키지(152)는 세라믹 캡슐 몸체(154)와, 몸체(154)로부터 뻗어나온 일련의 전기전도성 상호연결 핀(156)을 포함하는 이중 인-라인 패키지(DIP) 형태로 도시된다(도 34).
다이(150)(도 35)는 도시되는 바와 같이 배열되는 64개의 다중 메모리 어레이(160)로 구성된다. 도시되는 영역(162)처럼 어레이 영역(160)을 바로 둘러싸는 영역은 피치 회로라 불리는 영역을 포함하며, 이러한 피치 회로는 관련 메모리 어레이(160)로부터 외향으로 뻗어나가는 전도 라인들과 "온 피치(on pitch)" 상태에 있다. 이러한 피치 회로(162)는 센스 증폭기, 평형 회로, 바이어스 소자, 입/출력 디코더, 그리고 그 외 다른 회로를 포함한다.
다이 영역(164, 166, 168, 170, 172, 174)은 주변 회로라 불리는 영역을 포함한다. 피치 회로 영역(162)은 주변 회로 영역과 전기적으로 연결되며, 주변 회로는 도시되는 일련의 접합 및 프로브 패드(175)와 전기적으로 상호연결된다. 적절한 배선이나 그 외 다른 수단을 이용하여 접합 패드(175)와 연결되어, 도 34의핀(156)에 전기적 연결을 제공한다. 주변 회로는 동작가능하게 상호연결되는 제어 및 타이밍 회로, 어드레스 및 리던던시 회로, 데이터 및 테스트 경로 회로, 그리고 전압 공급 회로를 포함하는 것이 바람직하며, 이들은 집합적으로 메모리 어레이의 모든 어드레서블 메모리 셀들에 대한 풀-액세스(full access)를 가능하게 한다. 예를 들어, 주변 회로 영역(164)은 통상적으로 전역 열 디코드 및 열 어드레싱 회로(global column decode and column addressing circuit)를 포함한다. 예를 들어, 섹션(174)은 섹션 로직, DC 센스 증폭기, 그리고 쓰기 드라이버를 포함할 수 있다. 주변 회로 영역(170, 172)은 전력 증폭기, 전력 버싱(power busing), 그리고 칩 커패시터를 포함할 수 있다. 영역(166, 168)은 다른 로직 회로를 포함할 수 있다.
지금까지 실용화된 것보다도 작은 크기 또는 점유 면적의 모놀리식 다이 면적을 가지는 64M, 16M, 그리고 4M 메모리 다이나 소자가, 상술한 공정 및 다이 구조 중 한가지 이상에 의해 촉진될 수 있다. 예를 들어, 64M 메모리 셀 집적 수준에서, 68,000,000개 이하(정확하게는 67,108,864개)의 기능적이면서 동작가능한 어드레서블 메모리 셀이 집합적인 다중 메모리 어레이(160) 내에 배열된다. 다중 메모리 어레이 내에서 차지하는, 기능적이면서 동작가능한 어드레서블 메모리 셀의 점유 면적은 53mm2이하의 총 조합 면적을 가질 것이다.
표준 반도체 메모리 제작에 따르면, 제작 중 생성된 동작불가능한 메모리 셀을 바꾸기 위해 테스트후 동작가능하게 융합될 수 있는 리던던트 메모리 셀이 메모리 어레이에 제공된다. 동작불가능한 메모리 셀이 테스트 중에 결정될 경우, 전체 행(워드 라인)이나 열(비트 라인)이 동작으로부터 빠져나와 융합되고, 이를 대체하는 동작가능한 리던던트 행이나 열이 이를 대체한다. 따라서 16M의 경우 도 35의 예에서처럼, 제작 중에 개별 메모리 어레이들은 최종 메모리 소자의 총 동작가능한 메모리 셀의 1/64보다 많은 양을 포함하도록 제작될 수 있어서, 어레이 내에 불필요하게 만들어진 동작불가능한 회로와 경쟁하고자 한다.
그러나 최종 제작 및 조립 후, 메모리 소자/칩의 총 메모리 셀의 1/64을 포함하도록 메모리 어레이가 제공된다. 따라서, 서브-어레이 내에서 기능적이면서 동작가능한 어드레서블 메모리 셀이 차지하는 영역의 1/64의 합보다 큰 면적을 각각의 어레이(160)가 가질 것이다. 이와는 상관없이, 최종 융합이나 그 외 다른 수단을 통해 최종적으로 기능적이면서 동작가능하게 어드레스 지정가능한 메모리 셀에 의해 점유되는 다이의 표면적은 본 발명의 예에서 53mm2이하의 총 결합 면적을 가질 것이다. 그러나, 개별 어레이(160)에 의해 점유되는 면적은 리던던트 회로로 인해 상기 53mm2의 1/64보다 클 것이다. 16M 집적의 경우 64개의 서브-어레이가 선호되는 숫자이며, 64M 집적의 경우 256개의 서브-어레이가 선호되는 값이다.
최소한 100 μm2이상의 연속 다이 표면적에 동작가능한 메모리 셀들만이 존재하고 동작불가능한 메모리 셀들을 전혀 존재하지 않는 다이(150) 상의 영역이 한개 이상의 어레이(160) 내에 존재할 것이다. 본 발명의 한 태양에 따르면, 이러한100 μm2의 연속 다이 표면적 내에 최소한 128개 이상의 메모리 셀이 존재할 것이다.
64M 집적을 위한 다이 상에서 기능적인 어드레서블 메모리 셀에 의해 점유되는 상술한 선호되는 최대 53mm2면적은 도 24의 네 개 또는 그 미만의 복합 전도 라인층 구조에 대한 것이다. 이러한 4-층 전도라인 층으로, 주변 회로, 피치 회로, 그리고 메모리 어레이들은 다이 내 총 조합된 연속 표면적으로 106 mm2이하를 가질 것이다.
다섯 개의 전도 라인층이 사용될 경우, 기능적이면서 동작가능한 어드레서블 메모리 셀 모두에 의해 점유되는 다이 면적은 감소된 총 조합 면적을 가질 것이고, 이는 64M 집적의 경우 40mm2이하일 것이다. 더욱이 본 사례에서, 주변 회로, 피치회로, 그리고 메모리 어레이들이 다이 상의 총 조합 연속 표면적으로 93mm2이하를 가질 것이다.
더욱이 다섯 개의 복합 전도 라인층 구조의 경우, 최소한 100 μm2이상의 연속 다이 표면적에 동작가능한 메모리 셀들만이 존재하고 동작불가능한 메모리 셀들을 전혀 존재하지 않는 다이(150) 상의 영역이 한개 이상의 어레이(160) 내에 존재할 것이다. 본 발명의 한 태양에 따르면, 이러한 100 μm2의 연속 다이 표면적 내에 최소한 170개 이상의 메모리 셀이 존재할 것이다.
발명의 또한가지 태양에 따르면, 16M 메모리 셀 집적 수준에서, 다중 메모리 어레이에 의해 총 17,000,000개 이하(정확하게는 16,777,216 개)의 기능적이면서 동작가능한 어드레서블 메모리 셀들이 제공된다. 다중 메모리 어레이 내에서 점유하는 다이 상의 기능적이면서 동작가능한 어드레서블 메모리 셀 모두의 점유 면적은 14mm2이하의 총 조합 면적을 가질 것이다. 이는 도 24 및 25를 참고하여 상술한 바와 같이, 네 개 이하의 복합 전도 라인층의 범주에서 실현가능하며, 한 예에 지나지 않는다. 이러한 경우에, 주변 회로, 피치 회로, 그리고 메모리 어레이는 35mm2이하의 다이상의 총 조합 연속 표면적을 가진다. 또한, 100 μm2이상의 연속 다이 표면적을 지닌 한 개 이상의 메모리 어레이는 128 개 이상의 기능적이면서 동작가능한 어드레서블 메모리 셀을 가질 것이다.
다섯 개의 복합 전도 라인 층이 사용될 경우, 기능적이면서 동작가능한 어드레서블 메모리 셀 전부에 의해 점유되는 다이 면적은 16M 집적의 경우 11mm2이하인 감소된 총 조합 면적을 가질 것이다. 더욱이 본 예에서 주변 회로, 피치 회로, 그리고 메모리 어레이는 32 mm2이하의 다이 상의 총 조합 연속 표면적을 가질 것이다. 더욱이, 100 μm2이상의 연속 다이 표면적을 가지는 한 개 이상의 메모리 어레이는 170개 이상의 기능적이면서 동작가능한 어드레서블 메모리 셀을 가질 것이다.
도 35를 참고한 표현과 다섯 개의 복합 전도 라인 층을 참고할 때, 16M 집적수준에서, 64 개의 메모리 어레이(160) 각각은 256K(정확하게는 262,144개)의 기능적이면서 동작가능한 어드레서블 메모리 셀을 포함할 것이다. 칩(150)에 대한 궁극적인 일례의 크기는 3.78 × 8.20 mm이며, 31.0 mm2의 총 연속 다이 면적을 가질 것이다.
발명의 또다른 태양에 따르면, 4M 메모리 셀 집적 수준에서, 다중 메모리 어레이 내에서 차지하는, 다이 상의 전부 4,500,000 개 이하(정확하게는 4,194,394개)의 기능적이면서 동작가능한 어드레서블 메모리 셀의 점유 면적은 3.3 mm2이하의 총 조합 면적을 가질 것이다. 이는 도 24 및 25의 예를 참고하여 앞서 설명한 바와 같이 4개 이하의 복합 전도 라인 층의 범주에서 실현될 수 있으며, 한 예에 지나지 않는다. 이러한 예에서, 주변 회로, 피치 회로, 그리고 메모리 어레이는 11mm2이하의 다이상의 총 조합 연속 표면적을 가진다. 또한, 100 μm2이상의 연속 다이 표면적을 지닌 한 개 이상의 메모리 어레이는 128 개 이상의 기능적이면서 동작가능한 어드레서블 메모리 셀을 가질 것이다.
다섯 개의 복합 전도 라인 층이 사용될 경우, 기능적이면서 동작가능한 어드레서블 메모리 셀 전부에 의해 점유되는 다이 면적은 4M 집적의 경우 2.5 mm2이하인 감소된 총 조합 면적을 가질 것이다. 더욱이, 이러한 예에서, 주변 회로, 피치회로, 그리고 메모리 어레이는 10.2 mm2이하의 다이 상의 총 조합 연속 표면적을가질 것이다. 더욱이, 100 μm2이상의 연속 다이 표면적을 가지는 한 개 이상의 메모리 어레이는 170개 이상의 기능적이면서 동작가능한 어드레서블 메모리 셀을 가질 것이다.
상술한 제품들은 기존 제품들에 비해 적은 다이 표면적을 이용하여 64M, 16M, 그리고 4M 집적 레벨로 메모리 회로 집적을 제공한다. 이는 집적 다이를 더 작게 제작함으로서 결과적인 패키지의 최종 크기를 작게하는 것을 촉진시킨다. 더욱이 제작자의 경우, 한 웨이퍼로 더 많은 다이를 얻을 수 있기 때문에 생산성이 증가되고, 따라서 제작 단가를 낮추고 수익률을 높일 수 있다. 더욱이, 메모리 셀 밀도가 높아짐에 따라, 전력 소모가 적고, 속도가 빨라지며 와류 커패시턴스가 적다. 더욱이, 워드 라인과 디지트 라인이 짧아질 수 있고, 더 낮은 전압이 사용될 수 있다.

Claims (12)

  1. 메모리를 포함하는 반도체 소자로서,
    이 반도체 소자는 기능적이면서 동작가능한 어드레서블 메모리 셀과, 반도체 다이 상에 형성되는 회로(162, 164)를 포함하며,
    상기 어드레서블 메모리 셀은 반도체 다이(150) 상에 형성되는 다중 메모리 어레이(160)로 배열되고, 이때, 워드 라인 쌍(297, 298)들이 인접 메모리 셀 쌍의비트 콘택트(208)를 공유하며, 워드라인(297, 298) 형성과 연계하여 형성되는 고립 전도 라인(225)을 삽입함으로서 인접 메모리 셀 쌍 사이에 전기적 고립이 제공되고, 동작 시에 상기 고립 전도 라인(225)이 접지나 적절한 음전압에 연결되어 전기적 고립을 효과적으로 대체시키도록 하며, 이에 따라 메모리 셀들 중 한 개의 메모리 셀이 점유하는 다이 상의 면적이 6F2이하가 되고, 이때, F는 최소 석판인쇄 특정 크기이며,
    상기 회로(162, 164)는 데이터를 한 개 이상의 메모리 셀에 쓰거나 한 개 이상의 메모리 셀로부터 읽어들이며,
    이때, 100 μm2이상의 연속 다이 표면적을 가지는 한개 이상의 메모리 어레이(160)가 최소한 170개 이상의 기능적이면서 동작가능한 어드레서블 메모리 셀을 가지는 것을 특징으로 하는 메모리를 포함하는 반도체 소자.
  2. 제 1 항에 있어서 상기 메모리 셀들이 DRAM 셀인 것을 특징으로 하는 반도체
    소자.
  3. 제 1 항에 있어서, 상기 반도체 소자가 최소한 64,000,000개 이상의 기능적이면서 동작가능한 어드레서블 메모리 셀들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 반도체 소자는 64M 반도체 메모리 소자(152)를 형성하도록 반도체 다이를 캡슐화하는 패키지를 추가로 포함하고, 이때, 상기 패키지는 캡슐 몸체와, 캡슐 몸체로부터 외부로 뻗어나온 전기 전도성 상호연결 핀(156)을 포함하며, 메모리는 다이 상에 형성되는 다중 메모리 어레이(160)로 배열되는 총 64,000,000개 내지 68,000,000 개의 기능적이면서 동작가능한 어드레서블 메모리 셀들을 포함하고, 기능적이면서 동작가능한 어드레서블 메모리 셀들은 메모리 어레이 내에서 다이 상의 면적을 점유하고, 다이 상에서 모든 기능적이면서 동작가능한 어드레서블 메모리 셀들에 의해 점유되는 상기 면적은 40mm2이하의 총 조합 면적을 가지며,
    상기 반도체 소자는 메모리 어레이에 대해 다이 상에 형성되는 주변 회로(164, 168, 170, 172, 174)와 피치 회로(162)를 추가로 포함하고, 상기 주변 회로는 핀과 전기적으로 상호연결되며, 상기 주변 회로는 동작가능하게 상호연결되는 제어 및 타이밍 회로, 어드레스 및 리던던시 회로, 데이터 및 테스트 경로 회로, 그리고 전압 공급 회로를 포함하여, 메모리 어레이의 모든 어드레서블 메모리 셀에 대한 풀 액세스(full-access)를 가능하게 하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 106 mm2이하의 다이상의 총 조합 연속 표면적을 가지는 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 다섯 개 이상의 복합 전도 라인층을 포함하도록 제작되고, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 93mm2이하의 다이상의 총 조합 연속 표면적을 가지는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 반도체 소자는 16M 반도체 메모리 소자(152)를 형성하도록 메모리를 캡슐화하는 패키지를 추가로 포함하고, 이때, 상기 패키지는 캡슐 몸체와, 캡슐 몸체로부터 외부로 뻗어나온 전기 전도성 상호연결 핀(156)을 포함하며, 메모리는 다이 상에 형성되는 다중 메모리 어레이(160)로 배열되는 총 16,000,000개 내지17,000,000 개의 기능적이면서 동작가능한 어드레서블 메모리 셀들을 포함하고, 기능적이면서 동작가능한 어드레서블 메모리 셀들은 메모리 어레이 내에서 다이 상의 면적을 점유하고, 다이 상에서 모든 기능적이면서 동작가능한 어드레서블 메모리 셀들에 의해 점유되는 상기 면적은 11mm2이하의 총 조합 면적을 가지며,
    상기 반도체 소자는 메모리 어레이에 대해 다이 상에 형성되는 주변 회로(164, 168, 170, 172, 174)와 피치 회로(162)를 추가로 포함하고, 상기 주변 회로는 핀과 전기적으로 상호연결되며, 상기 주변 회로는 동작가능하게 상호연결되는 제어 및 타이밍 회로, 어드레스 및 리던던시 회로, 데이터 및 테스트 경로 회로, 그리고 전압 공급 회로를 포함하여, 메모리 어레이의 모든 어드레서블 메모리 셀에 대한 풀 액세스(full-access)를 가능하게 하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 35 mm2이하의 다이상의 총 조합 연속 표면적을 가지는 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 다섯 개 이상의 복합 전도 라인층을 포함하도록 제작되고, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 32 mm2이하의 다이상의 총 조합 연속 표면적을 가지는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 반도체 소자는 4M 반도체 메모리 소자(152)를 형성하도록 메모리를 캡슐화하는 패키지를 추가로 포함하고, 이때, 상기 패키지는 캡슐 몸체와, 캡슐 몸체로부터 외부로 뻗어나온 전기 전도성 상호연결 핀(156)을 포함하며, 메모리는 다이 상에 형성되는 다중 메모리 어레이(160)로 배열되는 총 4,000,000개 내지 4,500,000 개의 기능적이면서 동작가능한 어드레서블 메모리 셀들을 포함하고, 기능적이면서 동작가능한 어드레서블 메모리 셀들은 메모리 어레이 내에서 다이 상의 면적을 점유하고, 다이 상에서 모든 기능적이면서 동작가능한 어드레서블 메모리 셀들에 의해 점유되는 상기 면적은 2.5 mm2이하의 총 조합 면적을 가지며,
    상기 반도체 소자는 메모리 어레이에 대해 다이 상에 형성되는 주변 회로(164, 168, 170, 172, 174)와 피치 회로(162)를 추가로 포함하고, 상기 주변 회로는 핀과 전기적으로 상호연결되며, 상기 주변 회로는 동작가능하게 상호연결되는 제어 및 타이밍 회로, 어드레스 및 리던던시 회로, 데이터 및 테스트 경로 회로, 그리고 전압 공급 회로를 포함하여, 메모리 어레이의 모든 어드레서블 메모리 셀에 대한 풀 액세스(full-access)를 가능하게 하는 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 11 mm2이하의 다이상의 총 조합 연속 표면적을 가지는 것을 특징으로 하는 반도체 소자.
  12. 제 10 항에 있어서, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 다섯 개 이상의 복합 전도 라인층을 포함하도록 제작되고, 상기 주변 회로, 상기 피치 회로, 그리고 상기 메모리 어레이가 10.2 mm2이하의 다이상의 총 조합 연속 표면적을 가지는 것을 특징으로 하는 반도체 소자.
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