KR19990044621A - 반도체 메모리 회로 - Google Patents

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KR19990044621A
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브렌트 키쓰
피에르 씨이 파잔
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미차일 엘. 린치
마이크론 테크놀로지, 인코퍼레이티드
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Abstract

본 발명은 64M, 16M, 및 4M 집적 평면을 갖는 반도체 메모리 제조에서 상기 집적수준에서 종래보다 더 적은 다이 표면영역을 이용함으로써 더 작은 크기의 결과 패키지를 용이하게 만들 수 있게 하며, 제조공정에 있어서, 웨이퍼당 더 많은 다이가 얻어질 수 있도록 하는 것으로, 패키지 내에 캡슐로 싸인 반도체 다이에 있어서, 상기 패키지는 캡슐료 싸인 몸체와 상기 몸체로부터 외부로 연장된 도전성이 있는 상호연결 핀을 가지고, 기능 및 작동할 수 있는 메모리 셀이 다이에 형성된 다중 메모리 층에 배열되고, 개별 기능 및 작동 가능한 어드레서블 메모리 셀이 상기 메모리 층내의 다이상의 영역을 점유하며, 모든 기능 및 어드레서블 메모리 셀의 점유영역이 다이 상에서 총 결합 영역을 가지며, 그리고 메모리 층에 대하여 다이에 형성된 주변회로와 피치회로와 상기 핀과 전기적으로 상호연결되고 작동할 수 있는 상호연결된 제어 및 타이밍 회로를 포함하는 주변회로, 어드레스와 여분의 회로, 데이터와 시험패스, 그리고, 메모리 층의 모든 어드레서블 메모리 셀에 완전히 접근가능한 전압공급회로등을 포함한다.

Description

반도체 메모리 회로
고밀도 집적회로는 반도체 웨이퍼로부터 생산된다. 제조가 끝나면, 웨이퍼는 개별 칩을 형성시키기 위해 웨이퍼로부터 절단된 다수의 동일한 따로따로 떨어져있는 다이 면적을 포함한다. 다이 면적 또는 절단된 다이는 동작성에 대하여 시험을 받게 되며, 양호한 다이들이 최종-제품 또는 시스템에서 사용된 분리된 캡슐 패키지 내로 조립된다.
집적회로의 한 형태는 메모리이다. 반도체 메모리의 기본 유닛은 메모리 셀이다. 단일 비트의 메모리를 저장할 수 있는, 메모리 셀은 반도체 기판 또는 웨이퍼 면적마다 더욱더 많은 셀들을 가질 수 있도록 하기 위하여 크기가 점차 줄어들었다. 이는 집적된 메모리 회로가 더욱 콤팩트하고 동작이 더욱 빠르도록 하였다.
반도체 메모리로는 ROM, RAM, PROM, EPROM 및 EEPROM 을 포함한다. 어떤 소자는 속도보다 콤팩트함과 경제성을 강조한다. 그러나 다른 소자들은 빠른 동작에 비중을 갖는다. 어떤 소자는 자료를 영원히 저장하지만 다른 소자들은 매초당 수백번 씩 갱신될 정도로 일시적으로만 자료를 저장하기도 한다. 가장 작은 메모리 셀로는 동적 RAM(DRAM)의 단일 트랜지스터 또는 단일 콘덴서로 이루어져 있다.
메모리 칩을 분류하는 한가지 허용된 방식은 단일 칩 상에 포함되어 최종적으로 어드레스로 불러낼 수 있는(addressable, 어드레서블) 메모리 셀의 수에 의한 것이다. 밀도를 최대로 하기 위해, 개별 셀은 다수의 반복 메모리 층 내에 배열된다. DRAM 제조는 수백만의 최종적으로 어드레스로 불러낼 수 있는 메모리 셀 들이 단일 칩내로 포함될 수 있도록 하는 방향으로 진보되어 왔다. 단일 트랜지스터와 다른 메모리 셀들의 밀도를 최대로 하는 것은 반도체 메모리 생산에서 계속되는 목적이다.
각각의 새로운 제조세대에 따라, 다이 당 메모리 셀의 수는 4배만큼씩 크게 증가하였다. 가령 256K 세대(칩마다 262,144개 어드레스로 불러낼 수 있는 DRAM 셀)가 1M 세대(칩마다 1,048,576개 어드레서블 셀)로 이어졌으며, 상기 1M 세대는 4M 세대로 이어지고(칩마다 4,194,304개 어드레서블 DRAM 셀), 4M 세대는 다시 16M 세대(칩마다 16,777,216개 어드레서블 DRAM 셀)로 이어졌다. 상기 16M 세대는 다음에 64M 세대(칩마다 67,108,864개 어드레서블 DRAM 셀)로 이어졌다. 현재 산업분야에서는 메모리 셀 피치 0.6마이크론을 갖는 256M(칩마다 268,435,456개 DRAM 셀)라 불리는 제 4세대 메모리 칩에 대하여 작업하고 있다.
각 세대마다, 칩당 어드레서블 메모리 셀의 수는 칩 면적내 부수하는 면적 증가에 따라 4배씩 정확하게 증가하였다. 그러나 칩 면적의 증가는 셀 수의 증가에 정확히 비례하지는 않았는데, 이는 메모리 셀의 크기가 줄어들도록 하므로써 밀도가 증가하도록 하는 개선된 처리 기술에 기인한 것이다. 이와 같이 칩의 크기가 줄어들고 있음에도 각각의 다음 세대는 단일 칩 상에서 이전 세대의 메모리 셀수 4배씩 셀 수를 증가시키었다.
본 발명은 64M, 16M, 및 4M 집적 평면을 갖는 반도체 메모리 제조에 대한 것이다.
도 1 은 반도체 웨이퍼의 단면을 도시한 단면도.
도 2 는 도 1 에서 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 3 은 도 2 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 4 는 도 3 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 5 는 도 4 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 6 은 도 5 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 7 은 도 6 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 8 은 도 7 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 9 는 도 8 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 10 은 도 9 의 평면도.
도 11 은 도 9 에서 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 12 는 도 11 에서 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 1 웨이퍼의 도면.
도 13 은 또 다른 반도체 웨이퍼의 단면도.
도 14 는 도 13 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 13 웨이퍼의 도면.
도 15 는 도 14 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 13 웨이퍼의 도면.
도 16 은 또 다른 반도체 웨이퍼의 단면도.
도 17 은 도 16 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 16 웨이퍼의 도면.
도 18 은 도 17 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 16 웨이퍼의 도면.
도 19 는 또 다른 반도체 웨이퍼의 단면도.
도 20 은 도 19 의 평면도.
도 21 은 또 다른 반도체 웨이퍼의 단면도.
도 22 는 도 21 의 평면도.
도 23 은 도 21 에 도시된 웨이퍼에 뒤이은 처리단계에서 도시된 도 21 웨이퍼의 도면.
도 24 는 또 다른 반도체 웨이퍼의 단면도.
도 25 는 도 24 의 평면도.
도 26 은 선택적 실시예 배열의 평면도.
도 27 은 수직 평면으로 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 28 은 수직 평면으로 또 다른 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 29 는 수직 평면으로 또 다른 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 30 은 수직 평면으로 또 다른 디지트 라인 트위스트 또는 스와핑을 설명하는 사시도.
도 31 및 32 는 메모리 회로 배열의 평면도.
도 33 은 도 26 의 디지트 라인을 따라 반도체 웨이퍼의 단면을 도시한 도면.
도 34 는 반도체 패키지의 사시도.
도 35 는 반도체 메모리 소자의 회로배열을 도시한 도면.
* 부호설명
12: 실리콘 기판 13:산화물 층
14: 패드 산화물 층 15: 마스킹층
16,17,18: 마스킹 블록 30:실리콘 층
33,34,31: 스페이서 38, 40, 42
59:콘덴서 60: 실리콘 층
67:유전체 층 68: 콘덴서 플레이트
메모리 및 다른 전자회로를 실시하는 것은 특정 전기 경로를 통해 격리된 소자를 연결시키는 것을 포함한다. 또한, 기판 내에 만들어진 소자들을 서로 격리시키는 것이 필요하다. 회로 밀도와 같은 소자의 전기적 격리는 계속 제기되는 문제이다.
소자들을 격리시키는 한가지 방법은 기판의 비 활성 부분 내에 절반정도가 함몰되거나 완전히 함몰된 산화물을 형성시키는 것이다. 이들 영역들은 "필드(비활성) 산화물"이라 불리며, LOCOS 라 알려진 노출된 실리콘의 Local 산화에 의해 형성된다. 이같은 산화물을 형성시키는데 있어서 한가지 접근방법은 산화가 그 아래에서 발생하는 것을 막는 얇은 실리콘 니트라이드 층으로 상기 활성영역을 커버하는 것이다. 침식되는 패드 산화물사이에 끼이는 얇은 층의 중간에는, 니트라이드 층의 제거중에 기판이 손상을 받지 않도록 하기 위하여 실리콘 기판과 니트라이드 층이 제공된다.
그 후, 마스크되지 않거나 노출된 기판의 필드영역은 대기압과 약 1000℃의 온도에서 2-4시간동안 H2O 산화를 받게 된다. 이는 필드 산화물 성장을 일으켜 왔으며, 산화물 성장이 있는 곳에서는 니트라이드가 마스킹되지 않는다.
그러나, 니트라이드의 가장자리에서, 어떤 산화제가 측면으로 확산되기도 한다. 이 때문에 산화물이 니트라이드 가장자리에서 성장하여 니트라이드 가장자리를 들뜨게 한다. 니트라이드 가장자리에서의 산화물 형상은 앞서 형성된 산화물의 또 다른 층내 합하여지되 서서히 줄어드는 산화 웨지의 형상과 같기 때문에 "새의부리"라 불려지게된다.
상기 새의 부리는 소자들이 형성되는 활성 영역 내로 필드 산화물이 측면으로 연장되거나 침식되는 것이다. 비록 상기 새의 부리 길이가 다수의 파라미터에 달려있기는 하지만, 그 길이는 대개 측면마다 0.15 마이크론에서 0.5 마이크론이다.
새의 부리로부터 발생되는 산화물의 이같은 얇은 부분은 이들 영역들을 효과적으로 격리할 수 없게 하며, 반도체 웨이퍼상에서 귀중한 공간을 소비해버리는 단점을 갖는다. 또한, 회로 밀도(통상, 최소 소자 피치라 하는)가 1.0마이크론 이하로 떨어짐에 따라, 종래의 LOCOS 기술은 마스킹 스택 아래에서 산화물이 지나치게 침식되어 실패하게 된다. 상기와 같은 예에 따라, 마스킹 블럭 스택의 인접함은 결국 인접한 새의 부리를 연결시키게 됨으로 스택을 들뜨게 하여 산화에 대한 아무런 마스킹 효과도 가져다주질 못한다.
이 같은 기술은 한 선택적 기술을 제공하는 때, 이는 사용을 가능하게 하며, 새의 부리 침식을 최소로 하는 산화상태를 위한 O2산화환경인 건조, 고압력의 사용을 가능하게 한다. 이 같은 기술은 또한 새의 부리 크기를 바람직하게 최소로 하는 방식으로 필드 산화물 영역을 형성시키는 또 다른 기술을 제공한다.
이 같은 기술은 역시 일정 인접 메모리 셀들 사이에 있는 필드 산화물 영역을 제거할 수 있도록 하는 기술을 제공한다.
또한, 고밀도 DRAM의 제조를 위해 필요한 메모리 셀 크기의 감소는 메모리셀 콘덴서의 저장노드(node)로 사용 가능한 영역에서 일치하는 증가를 가져오게 된다.
설계와 작동파라미터는 셀 영역의 감소에도 불구하고 메모리셀이 안정되게 작동하기 위해 요구되는 최소 충전량을 결정한다.
몇몇 기술들은 셀 영역에 관계없이 셀 콘덴서의 총 충전용량을 증가시키는 방향으로 발전해 왔다.
이러한 것들은 트렌치나 컨테이너 형상으로 누적된 컨덴서를 이용하는 구조를 포함한다. 상기와 같은 공지기술은 주어진 영역 내에서 충전용량을 최대화 할 수 있도록 하는 대체기술을 제공한다.
이것은 또, 인접하는 소자사이에 이격된 마스크가 오 배열 되는 것을 줄임으로써 마스크가 더 근접하게 열리도록 허용하는 대체기술을 제공하다.
메모리가 집적된 회로에 의해 소모된 기판상의 영역은 회로를 제조하기 위해 설치된 전도층의 수에 의해 많은 영향을 받는다. 일반적으로, 전도층 수가 작으면 작을수록, 처리는 간단해지고 메모리 셀에 의해 소비되는 면적은 커진다. 메모리 셀에 의해 소비되는 기판 영역은 더욱더 많은 전도층을 제공함으로써 줄어들 수 있으나 그 처리가 복잡해지게 된다.
상기 기술은 상기에서 언급된 바와 같은 어떤 인접한 메모리 셀 사이의 필드 산화물 영역을 제거할 수 있다는 잇점을 갖는 비교적 많은 수의 전도성 층을 사용하는 대체기술을 제공한다.
상기 설명된 기술들은 본 발명에 따라 64M, 16M 또는 4M 메모리 칩을 생산하는데 사용될 수 있다.
하기에서는 기판 활성 부분 내로의 새 부리 침식을 최소화하는 방법으로 필드 산화물 영역을 형성시키기 위한 처리를 설명하는 것이다. 도 1 은 참고부호 10으로 표기된 0.7마이크론 이하의 최소 피치를 갖는 한 쌍의 인접한 필드 산화물 영역 형성중에 있는 반도체 웨이퍼를 설명하는 것이다. 출발은 반도체 실리콘 기판(12)에서부터이다. 침식되는 패드 산화물 층(14)은 반도체 기판(12)상에서 열에 의해 20옴스트롱에서 100옴스트롱의 두께까지로 성장된다. 바람직하게는 Si3N4로 구성된 마스킹층(15)이 패드 산화물 층(14)위로 500옴스트롱으로부터 300옴스트롱의 두께로 제공된다. 상기 층은 실리콘 기판(12)과 니트라이드 층(15)사이의 응력을 완충시키는 작용을 한다. 니트라이드 층(15)은 궁극적으로 필드 산화물 영역을 형성하기 위한 마스킹 층으로 작용한다.
도 2 와 관련하여, 첫 번째 니트라이드 층(15)은 니트라이드 마스킹 블럭(16, 17 및 18)을 형성시키기 위해 도시된 바와 같이 패턴이 만들어지고 에칭된다. 채널-정지 임플랜트는 설명된 마스킹 블럭을 제거하기 전에 수행될 수 있다. 니트라이드 블럭(16, 17 및 18)을 발생시키기 위한 에칭은 산화물 층(14)에 대하여 선택적이다.
그러나 상기의 에칭을 함으로써 부분적으로 고유의 층(14) 두께로 인해 패드 산화물 층 일부가 균일하지 않게 제거되게 된다. 기판상에서 의도된 활성영역부를 한정하여 씌우기 위해 블럭(16, 17, 18)이 제공된다. 상기 설명된 마스킹 블럭은 0.7마이크론 이하, 특정예에서는 0.6마이크론인 인접 블럭의 바람직한 최소 피치(20)를 제공한다.
제 3 도에서, 웨이퍼는 노출된 침식 산화물 층(14)의 나머지 부분을 기판으로부터 제거시키기 위해 웨트 이소트로픽 에칭을 받게 된다. 이는 또한 도시된 바와 같이 니트라이드 블럭(16, 17, 18) 아래의 언더커트 에칭층(14)을 발생시킨다.
도 4 에서, 웨이퍼는 60 내지 120옴스트롱 두께를 갖는 바람직한 두 번째 산화물층(13)을 성장시키기 위한 산화상태가 된다. 층(13)은 뒤에 가서 명백하게 알 수 있는 바와 같이 실리콘 에칭 정지부로서 작용할 것이다. 상기 층(13)의 두께는 결과로 발생된 새 부리 크기에 영향을 미친다. 층이 더 두꺼울 수록 필드산화 후 새부리 크기가 커지게 된다.
도 5 에서, 실리콘 층(30)은 패턴이 만들어진 마스킹 니트라이드 블럭(16, 17, 18)을 위에 그리고 두 번째 산화물 층(13) 위해 결합된다. 바람직한 층(30)의 재료는 200옴스트롱 내지 1000옴스트롱의 두께로 침적되는 폴리실리콘이다. 단지 일례로서 선택적 재료로는 비결정질 실리콘과 다공성 실리콘을 포함한다. 결과적으로 두 번째 마스킹 층(32)이 200옴스트롱 내지 1000옴스트롱까지의 바람직한 두께로 실리콘 층(30)위로 제공된다. 층(32)은 아래에 놓인 실리콘 재료(30)에 대하여 선택적으로 에칭될 수 있는 재료를 구성한다. 바람직한 재료로는 SiO2와 Si3N4가 있으며, SiO2가 더욱더 바람직하다. 층(32)의 두께는 첫 번째 스페이서 높이와 무관한 기저(foot)부 길이를 정하도록 사용된다.
도 6 과 관련해서, 두 번째 마스킹 층(32)은 실리콘 층(30)위로 두 번째 마스킹 층 측벽 스페이서의 쌍(33, 34, 31)을 만들고 실리콘 층(30)의 부분들을 바깥측을 향하여 노출시키도록 이방성으로 에칭된다. 이방성 에칭은 도시된 바와 같이 실리콘 층(30)에 선택적으로 수행된다. 두 번째 마스킹 측벽 스페이서의 쌍(33, 34, 31)들은 실리콘 층(30)의 측면방향으로 마주하며 외측방향으로 돌출한 기저부분의 상호 연결된 각 쌍(35, 36, 37)들을 만든다.
도 7 과 관련하여, 실리콘 층(30)의 노출된 부분은 실리콘 측벽 스페이서의 각 쌍(38, 40, 42)을 형성하기 위해 두 번째 산화물 층(13)으로 선택적으로 비경정질에 의해 에칭된다. 실리콘 측벽 스페이서 쌍(38)은 측벽으로 대향되며 측벽으로 외측을 향해 돌출한 기저부 쌍(35)을 포함한다. 실리콘 측벽 스페이서 쌍(40)은 측면으로 대향되고 외측을 향하여 돌출한 기저부 쌍(36)을 포함한다. 실리콘 측벽 스페이서 쌍(42)은 측면으로 대향되고 외측을 향해 돌출한 기저부 쌍(37)을 포함한다.
도 8 과 관련하여서, 두 번째 마스킹층 측벽 스페이서(33, 34, 31)는 기판으로부터 스트립된다. 또 다른 실시예에 따라, 이들 스페이서들은 이같은 점에 남아있을 수 있으며 필드 산화 후 스트립된다. 또다른 실시예에 따라 스페이서(33, 34, 31)가 필드 산화이후에 남아있을 수 있다. 도 8 에서 도시된 바와 같은 이같은 스페이서를 제거하는 것이 가장 바람직하다.
도 9 와 관련하여서, 웨이퍼는, 필드 산화물 영역의 쌍(44, 45)을 형성시키기 위해 벌크 기판(12) 실리콘과 실리콘 측벽 스페이서(38, 40)를 산화시키는 산화조건에 따르게 되며, 여러 가지의 산화조건이 사용될 수 있다.
한가지 그와 같은 예는 적어도 15 기압에서 O2산화환경내의 산화를 포함한다. 상기 기압은 산화중에 H2O가 없으며 기본적으로 순수한 O2또는 N2와 Ar과 같은 캐리어 가스와 결합하여 리액터내로 주입된 O2를 구성시킨다. 이와 같은 산화의 바람직한 상측 압력한계는 50기압이며 25기압인 것이 바람직하다. 이같은 산화중 바람직한 온도범위는 950℃ 내지 1300℃ 이다. 1000℃, 25기압인 건조 산소환경 내에서 성장속도는 70분당 4000옴스트롱이다. 이같은 산화는 필드 산화물 영역(44, 45)을 제공하도록 수행되며, 1500옴스트롱-3000옴스트롱의 최대 두께를 갖도록 한다. 설명한 바와 같이, 필드 산화물 영역(44, 45)은 상기 영역사이에서 기판 활성 영역(25)을 결정한다. 필드 산화중에, 산화물의 매우 얇은 층(20-200옴스트롱, 도시되지 않음)이 Si3N4의 변환으로부터 SiO2로 상측의 마스킹 블럭(16, 17, 18)을 형성할 수 있다.
산화 중에, 기판(12)과 유사한 실리콘재의 실리콘 측벽 스페이서(38, 40, 42) 역시 산화되며 이들 본래 크기의 두배로 체적이 성장한다. 이는 결국 "Mickey Mouse" 이어(ear)(46)라 불리는 것을 형성시키도록 한다. 그러나, 실리콘 스페이서(35, 36, 37)를 형성시키되 바람직하게는 200옴스트롱-1000옴스트롱의 특성을 갖는 실리콘 층(30)은 더 얇은 "미키 마우스" 이어(46)를 만들게 된다. 이는 결과로 발생되는 필드 산화물 영역의 상측 지형을 최소로 하는 장점을 제공한다. 또한 기저부(35, 36, 37)(도 8)의 긴 특징은 적절한 측면 이동을 제공하여 상당한 산소 침식이 니트라이드 블럭(16, 17, 18) 아래의 새 부리 형성을 최소로 하는 것을 막도록 한다.
도 10 은 설명된 필드 산화물 영역(44, 45) 그리고 이들 사이의 활성영역(25)을 강조하는 도 9 의 평면도를 도시한다. 활성 영역의 서로 엇갈리게 된 배열이 사용되며, 피치(20)는 가장 인접한 필드 산화물 영역사이에서 최소가 된다. 이와 같이 서로 엇갈리게 함으로써 도시된 바와 같이 인접한 필드 산화물 두께 사이에는 더욱더 넓은 피치(21)(도 10)를 발생시킨다. 필드 산화중에, 최대 필드 산화물 두께의 위치는 넓은 피치 라인(21)을 따라난 영역의 각 폭에 대하여 중앙에서 발생된다. 필드 산화물 두께는 피치라인(20)을 따라난 영역에서 더욱 얇으며, 이곳에서의 기판 스트레스는 인접한 니트라이드 마스크의 근접으로 인해 더욱더 크다.
도 11 은 첫 번째 마스킹 층 재료 블럭(16, 17, 18)을 기판으로부터 벗기고, 뒤이어 두 번째 산화물 재료(13)를 벗김을 설명한다. 또한 남아있는 첫 번째 산화물 층(14)의 잔존물들은 제거된다. 이같은 제거과정 중에, 블럭(16, 17, 18) 상부에 형성된 산화물은 제거되며, 50-250옴스트롱의 상측 필드 산화물 영역(44, 45)으로부터 산화물을 제거시킨다. 또한, 층(13)의 제거는 필드 영역으로부터 산화물의 추가의 50-500옴스트롱을 제거시킬 것이다. 이는 결국 이어(귀부)(46a)를 줄어들이게 된다. 결과적으로 세 번째 침식산화층(48)이 늘어나서(실리콘 기판위에 150 내지 350 옴스트롱) 필드 산화("Kooi effect"라 한다)중에 실리콘-니트라이드의 의도하지 않은 형성을 제거하도록 한다. 이같은 산화물 성장은 결국 50옴스트롱-200옴스트롱의 필드 산화 영역(44, 45)을 성장시키게 될 것이다.
도 12 에서, 세 번째 침식산화층(48)은 기판으로부터 벗겨진다. 필드 산화물 영역(44, 45)의 200옴스트롱 내지 400옴스트롱의 이같은 에칭은 기본적으로 남아있는 날카로운 상단부(46a)를 제거하여 그와 같은 필드산화물 영역에서 원만한 형상을 만들도록 한다. 따라서, 활성 영역내로 새의 부리 침식이 최소로 된다. 필드 산화물 영역(44, 45)은 벌크 기판(12)에서 함몰되도록 제공될 수 있다.
다음의 설명은 콘덴서 구조에서의 용량을 향상시키는데 사용하기 위해 폴리실리콘 표면을 거칠게 하기 위한 개선된 기술에 대한 것이다. 도 13-15 에서, 처리중인 반도체 웨이퍼는 부호(50)로 나타내진다. 이는 n-타입 확산 영역(54)을 갖는 벌크 반도체 기판(52)(p-도우핑 단결정 실리콘)으로 되어있다. 확산 영역(54)은 한 노드로 되어 있으며 콘덴서 플레이트로의 전기적 연결이 이 노드로 이어지도록 만들어진다. 절연 실리콘 이산화물 층(56)은 벌크 기판(52)위로 제공되며, 확산 영역(54)으로 컨테이너 개구(58)가 제공된다. 웨이퍼는 화학적 증기 용착 리액터내에 위치하며, 본래의 자리에 도우핑된 비결정질 실리콘 층(60)은 첫 번째 온도, 즉 600℃ 이하의 최초온도에서 기판위에 화학적으로 증기 침적된다.
층(60)을 제공하기 위한 한 바람직한 처리는 웨이퍼를 560℃로 유지시키고 리액터 압력을 80Torr로 유지시켜서 6리터 리액터 내에 웨이퍼를 위치시키는 것이다. SiH4와 포스핀이 400초동안 500sccm과 300sccm의 흐름 속도로 리액터로 공급된다. 이는 약 1,000옴스트롱의 두께를 갖는 층(60)을 발생시킬 것이다. 일례로서 디실라인(disilane)이 300sccm 의 흐름속도에서 SiH4로 대체될 수 있으며 다른 파라미터는 일정하게 유지된다.
상기와 같이 15초이내에 약 1000옹스트롬까지의 층(60)이 생산된다.
도핑된 비결정질 실리콘 층(60)은 첫 번째 정도의 거칠음을 갖는 외측 표면(62)을 갖는다.
도 14 에서, 리액터 내 기판 온도는 선택된 속도에서 550℃-950℃의 가열냉각 온도로 상승된다. 기판은 도핑된 비결정질 실리콘 층(60)을 첫 번째 정도의 거칠음보다는 큰 두 번째 정도의 거칠음을 갖는 외측표면(64)을 갖는 도핑된 폴리실리콘 층(65)으로 변환시키기 위해 충분한 기간동안 두 번째 가열냉각 온도로 유지된다. 기판(50)은 리액터로부터 제거되지 않으며 비결정질의 실리콘 층(60) 침적시간과 폴리실리콘 층(65)으로의 변환사이에 어떠한 산화 조건에도 노출되지 않는다.
온도 상승을 위한 선택된 램프 속도는 10℃/sec 이하인 것이 좋다. 30℃ 및 40℃의 램프 속도가 사용되며, 표면(62)에서 표면(64)으로의 거칠음의 증가가 관찰되고, 이같은 증가는 램프속도가 낮게 유지되고 10℃/sec 이하인 때만큼은 크지 않다. 가열냉각 두 번째 온도는 700℃ 이하로 유지되어 처리중에 웨이퍼에서의 열 경비를 최소로 한다.
가열 냉각 처리중 리액터 환경은 진공으로 유지되는 것이 좋다. 가령 N2와 같은 불활성 대기가 사용될 수 있다. 비결정질 실리콘 용착 및 가열냉각 단계중 리액터 압력은 같은 압력이며, 이때의 압력은 0.01 Torr보다 크다. 불활성 가스가 가열냉각 단계중에 리액터내에 제공되는 때 760Torr 이상의 리액터 압력이 사용된다.
실제 가열냉각은 650℃, 660℃, 670℃, 680℃, 700℃, 750℃, 800℃ 및 850℃의 웨이퍼 온도로 실시된다. 리액터 압력은 N2가 있거나 없거나 400 mTorr 내지 80 Torr 사이이다. 용착시간은 30초 내지 900초이다. 비결정질 실리콘 용착과 가열냉각 사이의 온도 램프 비는 4℃/sec 내지 10℃/sec 이다. 본래 표면(62)과 비교하여 표면(64)의 최대 표면 거칠음을 발생시키는 최고의 결과가 30 내지 60초동안 670℃에서 일어나며, 이때 용착과 가열냉각 사이의 램프 비는 대략 5℃/sec 이다.
이같은 결과의 표면은 메모리 회로에서 개선된 콘덴서 구조의 형성으로 사용된다. 도 15 는 유전체 층(67)과 콘덴서 구조(59)의 완전한 형성을 위해 제공된 용착된 바깥측 콘덴서 플레이트(68)를 설명하는 것이다.
도 16-18 은 도 13-15 에 의해 도시된 적어도 하나의 추가 처리단계를 사용하는 선택적 실시예 구조 및 처리를 설명한다. 도면 부호는 같은 부호를 사용하며 차이는 어미 "a" 또는 다른 번호가 표기된다는 것이다. 도 16 은 추가의 특징을 사용하는 기본적으로는 도 13 의 것과 동일한 웨이퍼(50a)를 설명하는 것이다. 본래 자리에 도핑된 비결정질 실리콘 층(60)의 제공후에 기질 온도가 선택된 비율로 중간 실리콘 시딩(seeding) 온도로 상승된다. 상기 시딩 온도에서, 실리콘 입자(69)의 불연속층이 도핑된 비결정질 실리콘층(60) 상부로 제공된다. 이는 비결정질 실리콘 용착과 불연속 시딩 입자의 제공사이 산화 조건으로 웨이퍼가 노출되지 않고 같은 리액터내에서 일어난다. 상기 시드는 실리콘 원자의 불연속적인 클라스터를 구성시킨다.
실리콘 입자를 제공하기 위한 바람직한 처리는 실리콘 소스 가스를 SinH2n+2의 가스 화합물을 포함하는 리액터로 공급하는 것이며, 이때 "n"은 1이상의 정수이다. 상기 설명된 실시예에 따른 한 실시예 처리는 30-60초동안 5sccm 내지 10sccm의 속도로 리액터로 디시레인(disilane) 가스를 공급하는 것이다. 불연속적인 실리콘 입자(69)는 10옴스트롱 내지 50옴스트롱의 입자 직경을 갖도록 제공된다. 일례의 시딩 온도는 600℃이며, 시딩 온도로의 선택된 첫 번째 램프속도는 10℃/sec 이하이다. 실리콘 시딩온도는 600℃ 이하인 것이 좋다. 이 결과는 앞선 실시예의 층(62)보다 더욱 거칠은 바깥측 표면(62a)을 만들도록 한다는 것이다.
도 17에 따르면, 역시 같은 화학적 증기 침척 반응내이고 산화조건에 어떤 웨이퍼의 노출이 개입되지 않은 기판이 550℃와 950℃사이에 있는 가열냉각온도로 선택된 속도에서 상승된 온도를 가진다.
역시 바람직한 속도는 10℃/sec이하이다.
상기 기판은 도핑된 무결정층을 외부표면(64a)를 갖는 도핑된 다중실리콘층으로 변환시키기에 충분한 시간동안 가열냉각온도를 유지하며, 상기 외부표면은 외부표면(62a)의 무결정실리콘층의 첫 번째 등급의 거칠기보다 큰 두 번째 등급의 거칠기를 갖는다.
상기와 같은 유리한 현상은 실리콘입자(69)를 이용함으로써 발생하며 층(60)의 무결정 실리콘은 표면(62a)로 이동하여 뭉쳐진다.
따라서, 결과적으로 비트라인플러그(75)는 셀 플레이트(82)로부터 효과적으로 절연된다.
상기와 같이 도시된 개구(76,84,86)은 세 다르고 분기된 사진인쇄 마스크에 의해 제공될 수 있다.
마스크가 오정렬 될 가능성 때문에, 각 마스크에 관련된 마스크 오정렬은 어떤 마스크가 다른 마스크와 겹쳐지지 않도록 허용되어야 한다.
예를 들면 여백 "x"는 다른 것에 연결된 개구(84,85)를 제공하기 위한 마스크의 상대적인 오정렬에 대한 영역을 고려한다.
또한, 여백 "y"는 셀 플레이트 시트 개구(84)에칭에 대한 저장노트(76)용기에칭의 오정렬 허용지를 보장한다.
대체로, 양 여백 "x"와 "y"를 위한 오정렬 허용치는 비트플러그(75)와 0.3마이크론의 저장 노드층 사이의 실제 여백을 고려하여 0.15 마이크론이다.
그러나, 0.3마이크론은 콘텍트플러그와 인접 콘덴서사이의 충분한 전기적 격리를 제공하기 위해 요구되는 것 보다 커서, 한편, 요구되는 인접 메모리쌍을 위해 소비되는 실제면적보다 커진다.
상기와 같은 것 이외의 여백은 도 21-23에 서술된 방법의 등급을 넘을 수 있다.
도 19와 20으로 부터의 번호와 같이 실시예는 접미사 "b"로 나타난 차이 또는 다른 번호로 적절히 사용될 수 있다.
특히, 각각의 컨테이너 개구(76)과 인접시트 콘텍트 개구(84)사이에서 측면이나 수평의 오정렬 허용치는 여백(y)의 요소에 의해 비트 플러그 개구(86)의 각측면에서 줄어든다.
따라서, 상기 실시예와 관련하여, 인접 컨테이너(76)쌍은 다른 것에 0.3마이크론 만큼 근접하여 위치할 수 있으며, 회로밀도가 증가한다.
상기와 같은 사실은 수평방향에 대향된 수직방향인 여백"y"의 오정렬 허용치를 고려하거나 허용함으로써 필수적으로 조정된다.
특히, 콘덴서 저장노드 컨테이너(78b)는 컨테이너 유전체층의 상부표면에 비해 최소한 오정렬 허용거리"y"에 따라 함몰되어 있다.
따라서, 마스크 개구(84)를 위한 실제 마스크 오정렬 허용치는 콘덴서 셀 플레이트 층(82)과 유전체 층(80) 두께 합의 두 배와 같다.
도 21은 컨테이너 개구(76)들 사이의 가장 근접한 거리사이의 거리에 측면으로 연장되어 일치하는 마스크 개구(84)의 필수적으로 완벽한 정렬을 도시하고 있다.
도 21은 이방성에칭이 셀 플레이트 층(82)에 관련된 마스크 개구(84)를 통하여 수행되는 경우, 다른 방향으로 발생할 에칭(82)의 예를 도시하고 있다.
그러나 도 23에 도시된 바와 같이, 마스크 개구(84)를 통한 에칭은 이방성이 되도록 수행된다.
이것은 비트 콘텍트 개구(86)의 가장자리에 관련된 셀다중층(82)의 가장자리를 더 이동시키는 포트레지스트 밑의 에칭층(82)을 도려내게 된다.
따라서 적절한 "x"와 "y"오정렬 여백은 저장노드, 시트개구 그리고 수평으로 대향하도록 실질적으로 수직한 "y"오정렬 허용치를 연장함에 따른 비트라인 콘텍트에 관련되어 제공된다.
플레이트(78b)의 크기를 효과적으로 줄이는 저장노드 콘덴서 플레이트(78b)의 함몰 때문에 충전용량의 관련될 손실이 발생된다.
상기 처리의 하나 또는 그 이상의 통합예는 도 24와 25를 참조하여 서술되었으며, 이는 벌크 기판(92)와 필드 산화영역(94)를 포함한 반도체성의 웨이퍼(90)를 도시한다.
바람직하게는, 필드 산화영역(94)은 새부리 침식을 최소화하는 상술된 처리에 따라 제공되며, 필드산화영역들(94)사이의 영역은 활성영역(95)로 구성된다.
연속되는 4자의 워드라인(word line)(96, 97, 98, 99)은 도 24에 도시되어 있다.
각각은 5개의 층의 합성, 즉, 게이트 산화층, 전도성있게 도핑된 다중실리콘층, WSix 층, 산화물층, 그리고 Si3N4 캐핑(capping)층이다.
대개 Si3N4 로 이루어진 절연 측면 스페이서는 역시 상기와 같이 보여진 각각의 워드라인과 관련하여 제공된다.
절연 유전체층(100), 대체로, 보로포실리케이트 글라스(borophosilicate glass, BPSG)는 상기 도시된 워드라인의 외부에 제공되며, 컨테이너 콘덴서 구조(102,104)쌍은 도시된 바와 같이 제공된다.
콘덴서(102, 104)사이에 끼인 비트 콘덴서 플러그(106)는 수직으로 연장되어 있다.
상기와 같이 도시된 구조는 DRAM층을 가진 두 개의 메모리 셀로 구성되어 있고, 비트 콘텍트와 사이에 끼인 기판 확산 영역(도시되지 않음)을 나누는 셀를 가지고 있다.
각각의 구성요소를 위한 콘텍트(107, 108, 109)가 벌크기판으로 도시된 바와 같이 제공된다.
각 콘덴서(102, 104)는 상기 제공된 공정의 조합에 의해 바람직하게 구성된다.
예를 들면, 각각은 도시된 바와 같이 거친 외부표면을 갖도록 바람직하게 침적되고 전도성있게 도핑된 다중실리콘을 구성하는 저장노드(110)을 포함한다.
또한, 각 저장노드층(110)은 상기 서술된 바와 같이 감소된 마스크 오정렬 허용치에 의해 소비된 웨이퍼를 측면으로 확장할 수 있도록 절연 유전체층(100)의 외부표면에 비하여 함몰되어 있다.
이는 콘덴서(102, 104)와 다른 것에 더 인접한 비트 콘텍트(106)를 위치시키는 것을 용이하게 한다.
콘덴서 유전체층(112)와 외부 전도 셀 다중실리콘 층(114)은 도시된 바와 같이 제공되며, 대체로 BPSG인 절연 전도체층(116)은 콘덴서 구조(102, 104)의 외부에 제공된다.
그 결과 비트콘텍트 플러그(106)는 절연 유전체 층(100)은 비트 콘텍트(108)에 제공된다.
비트 플러그(106)는 상기 도시된 장벽층으로써 Tin층인, 티타늄층(118)의 구성과 원소 텅스텐 층(112)을 포함한다. 여기서 층(118)은 전도성있는 WSix 형식인 벌크 실리콘 기판(92)과 접속된다.
절연 유전체 층(116)은 디지트 라인이 제공된 상부의 평탄화된 외부 표면을 가지고 있다. 이는 명료성을 위해 도 25에 개략적인 선으로 도시되어 있다.
디지트 라인(124)는 대체로 티타늄의 저흡착층 구성, 알루미늄 또는 알루미늄합금의 벌크 매스 유전층(128), 그리고 Tin의 외부 무반사 코팅층(130)을 포함한다.
상기와 같이 서술된 실시예에서, 층의 모든 디지트 라인은 디지트 라인(24)와 동일한 필수적 높이로 제공될 수 있다.
다른 절연 유전체 층(132)는 비트 라인(124)의 외부에 제공되고 평탄화된 외부 표면을 갖는다.
합성 패턴 전기 전도 러너(composite patterned eletrically conductive runner)(136)은 층(132)의 외부에 보여진다.(도 24)
상기 전도 러너(136)는 DRAM 메모리 층의 부분으로 이용할 수 없지만, 피치와 상기 층의 주변 회로 내에서 이용된다.
본 실시예에 따른 단일 메모리 셀에 의해 소비된 영역이 강조선(140)으로 도 25에 도시되어 있다. 상기 영역은 최소로 사진 인쇄할 수 있는 형태 폭 F 에 따라고려될 수 있고 또한 서술될 수 있다.
도시된 바와 같이, 단일 메모리 영역(140)은 폭 4F, 깊이 2F이므로 8 F2 의 단일 메모리 셀을 제공한다.
도 24의 회로는 4개의 합성 전도 라인 층을 포함하도록 제조된 다이로 구성되며 상기 층의 첫 번째는 동일한 필수 공정단계로부터 집합적으로 형성된 합성 워드라인(96, 97, 98, 99)을 구성한다.
상기 두 번째 합성 전도 라인층은 셀 플레이트 다중 층(114)를 구성한다.
메모리 층의 내에서 상기 층은 고립된 격자무늬의 개구(예로, 앞에 서술된 실시예의 개구(84))가 고립된 비트 플러그(106)의 장치를 제공함에 따라 시트를 구성하는 것으로 생각될 수 있다.
주변회로 또는 피치회로의 영역의 메모리 층에서, 층(114)은 의도된 전기적 상호연결을 제공하기 위해 하나 또는 그 이상의 전도라인을 형성하도록 패턴화 될 수 있다.
세 번째 합성 전도 라인 층은 디지트 라인(124)을 구성하며, 네 번째 전도 라인 층은 합성 주변 전도체를 구성한다.
또한, 상기와 같은 것은 메모리 층내에서 필드 산화 영역을 제거 할 수 있도록 하며, 회로밀도를 용이하게 높일 수 있도록 한다.
배경으로, 필드 산화 영역은 층 내에서 메모리 셀의 어떤 인접 뱅크(bank)사이를 절연시킨다.
정의 상으로는 필드 산화가 인접 셀 사이의 벌크기판 내에서 형성된 활성영역에서 단락을 한정한다. 예를 들면 이것은 두 인접 활성 영역(95)사이의 단락을 도시하는 도 25에 나타나 있다.
이는 층 내의 메모리셀의 동요된 세트를 게이팅(gating)하기 위해 상기 필드 산화영역의 상부에 있는 도시된 워드라인(99.96)으로 활성영역 사이에 형성된 필드산화물로 인한 것이다.
동요된 활성영역 층을 위한 필드 산화와 워드라인(96,99)의 측면 팽창은 반도체 기판상에서 소비되는 회로영역을 이룬다.
특히, 각 DRAM 층의 메모리 셀은 필드산화와 워드라인(96, 99)에 의에 소비된 측면 팽창에 대한 1.5배의 최소 사진인쇄 특징크기 F를 가지며, 인접 셀로 부터 워드라인(96,99)까지를 절연하는 메모리 셀 영역은 1.5F에서 0.5F 까지 감소될 수 있다.
특히, 도 26은 연결된 오버라잉 비트라인(224)에 비례하는 벌크 가판내에 형성된 연속 활성영역(295)를 도시하고 있다.
일련의 콘덴서 콘텍트(207)과 일련의 비트 라인 콘텍트(208)은 연속 활성 영역에 비례하여 형성된다.
워드라인 쌍(297, 298)은 개재된 메모리 셀의 인접쌍을 나누며, 이것은 비트 콘텍트 사이의 벌크 기판에서 확산영역을 차례로 나누게 된다.
메모리 셀의 인접 쌍 사이의 절연은 워드라인(297, 298)의 ufd성과 연된어어 형성되는 격리 전도체가 개재됨으로써 제공된다.
작용시 라인(225)은 Vss 또는 VBB 와 같은 적절한 음전하에 연결되거나 접지되며, 처음에 필드산화에 의해 제공된 절연을 효과적으로 대치할 수 있다.
역시 필드산화의 제거는 층 내에서 종래의 활성영역 동요의 제거에 이용할 수 있고, 도 25에 도시된 실시예의 워드라인(96, 99)에 의해 소비된 영역을 제거하는데도 이용할 수 있다.
따라서, 도 25에 도시된 메모리 셀에 의해 소비된 상기 4F 측면 팽창은 도 26의 실시예에서 3F로 감소될 수 있다.(도 26의 강조선 240 참조)
이 결과는 도 25의 실시예의 8 F2 와 비교해서 6 F2 의 단일 셀 에 의해 소비된 영역과 어긋난다.
그러나 비트 라인 회로 요건 및 연결된 비트 라인 이격은 역시 6 F2 평면으로 층내의 개별 메모리 셀 영역을 줄일 수 있는 역할을 한다.
특히, 활성 비트 라인 또는 데이터 라인구조는 디지트 라인 쌍 즉, D와 D* (역시 디지트 바(bar)로 언급된)을 포함하며, 이것은 단일 센스 증폭기와 연결되어 있다.
256K 메모리 셀 평면 집적이전에 D와 D* 는 둘로 갈라져 있었으나, 층 사이에 삽입된 센스 증폭기를 가진 층과 인접해 있었다.
후에 상기 배치는 "열린 구조"라 불려졌다.
그러나 한때 DRAM은 256K 밀도에 도달했고, 상기 열린구조는 잡음이 심해서 부적한 것으로 판명되었다.
결과로서, "접힌 비트 라인구조"와 개선된 셀 디자인은 용인될 수 없는 잡음레벨을 극복하기 위해 개발되어 왔다.
접힌 구조를 가진 D와 D* 는 공통된 평면에서 측면으로 나란히 놓여지나 단일 층내에서 다양한 위치의 교환 수평위치에서 놓여짐에 따라 잡음을 없애는 효과를 발생시킨다.
그러나 6 F2 의 메모리 셀 크기보다 작거나 더 적은 크기에서 이용 가능하고 D와 D* 및 이것과 연결된 회로에 의해 소비되는 공간은 6 F2 의 크기로 제한하는 장벽이 된다.
상기 본 발명의 다른 측면에 따르면 D와 D* 는 접힌 구조와 밀도의 최대화를 용이하게 하기 위해 공통된 수직평면에서 인접한 다른 쪽에 위치하지도록 제조되었다.
예를 들어 도 27은 상기 디자인의 상부와 하부평면에 잇는 등가의 비트라인길이 달성을 용이하게 하기 위해 수직한 세 평면 뒤틀림 또는 스왑 디자인의 한 실시예를 도시하고 있다.
도 27의 좌측에 도시된 것과 같이, 디지트 D 라인(310)은 평면 1의 위에 있고, 한편, 보완적인 디지트 D* 라인(312)은 평면 2의 위, D 라인(310)의 바로 밑에 있으며 D 라인(310)은 314 에서 평면 2 로 떨어지고, 전도체영역(316)에 의해 D* 라인 주위에 루트를 정하게 되는 평면 3으로 떨어지며, 315에서 평면 2로 다시 상승한다.
따라서 D 라인(310)은 평면 1에서부터 평면 2까지 수직방향 또는 Z 축에서 비틀리거나 또는 스와핑이 달성된다.
동일한 수직 비틀림이나 스와핑이 D* 라인(312)에 대해서 발생한다.
평면 2에서 평면 3으로 떨어진 것은 전도체 영역에 의해 D 라인(310)과 영역(316) 주위로 루트를 정하게 되고, 궁극적으로는 313에서 평면 2와 322에서 평면 1로 상승한다.
따라서, 상기 비틀림 또는 스와핑은 상대적으로 "z"방향으로 존재하고, 부수적인 "x" "y"영역은 영역(316, 318)에 대하여 평면 3에서 소비된다.
도 28은 교차하는 4개의 비틀림과 스와핑의 배치를 도시하고 있다.
전도 패스(path)(319)는 부평면 4에 제공된다. 평면 4는 기판 임플랜트, 다중실리콘, 금속 등으로 구성될 수 있다. 그러나, 영역(316, 319)로부터의 트랜지스터 형성은 대단히 바람직하지 않다.
도 29는 교차하는 세 평면 배치를 도시하고 있다. 도시된 바와 같이 상기 D 라인(310)과 D* 라인(312)의 비틀림 또는 스와핑은 평면 1 내에서 평면 2와 평면 3에 비례해서 일어난다.
도 30은 다른 교차배치를 도시하고 있다. 디지트 라인(330)은 332와 334를 경유하여 336으로 한 평면 밑으로 움직이고, D* 는 342를 경유하여 340으로 상부로 뒤틀린다.
영역(342)은 x-y평면에서 외부로 연장되고, D 라인(330/336)은 동일한 x-y 배치내에 있다.
영역(342)은 역시 디지트 라인 D(346)와 (348)의 인접 쌍의 수직평면내에서 또는 내부로 연장한다.
영역(342)의 상기 연장를 적응하기 위해 바닥 D* 라인(348)은 영역(350)을 따라 평면 3으로 이동하고 그 후 평면 2로 다시 상승한다.
도 31은 상기 메모리 층의 개략도이다. 상기 수평으로 놓인 라인은 원칙적으로 D와 D* 디지트 라인의 쌍을 포함하며, 나누어진 센스 증폭기(370)에 비례하여 연장된 각 쌍을 가지고 있다.
일련의 워드라인(373)은 각각 열 디코더(372)로부터 연장되어 있다. 전도체 격리 라인(374)을 전기적으로 간섭하는 것은 도시된 바와 같고, 메모리 층의 상부와 저면을 도시하는 공통 접지 노드라인(376)이 연결된다.
도 31에서 도시의 편리를 위하여, 각각의 센스 증폭기(70)에 공급되는 상기 디지트 라인 쌍이 마치 서로에 대하여 나란히 수평으로 이격된 것 처럼 나타난다.
실제로는, 종속 디지트 라인 쌍은 상기 서술된 실시예에 따라 서로에 대하여 수직으로 향한다.
예를 들어 도 31에서 평면 도시된 쌍에 관해서, 디지트 D 라인(360)과 디지트 D* 라인(364)이 도시되어 있다.
수직평면에 대한 비틀림과 스와핑은 위치 368에서 교차하는 "x" 에 의해 나타나며, 다른 쌍의 동요하는 스와핑도 역시 보여진다.
가장 바람직하게는, 각 쌍의 각 라인이 수직으로 정렬된 방향의 상부와 저면부에서 길이의 50%를 소비하는 것이다.
도 32에는, 디지트 라인이 비틀린 이중층을 가지는 DRAM층부를 위한 배치가 묘사되어 있다. 6개의 디지트 라인 쌍(DP0, DP2, DP3, DP4, DP5)는 상기 감축된 배치에서 보여진다.
각 쌍은 공통된 수직평면에 정렬된 D 라인과 D* 라인으로 구성되어 있다.
최상부의 디지트 라인와 최하부의 디지트 라인은 상기 도면에서, 명료성을 위하여 다른 폭으로 묘사되어 있지만, 실제로는 같은 폭이다.
대시로 그어진 사각형은 활성영역을 도시하며, 번호 381로 비트 콘텍트를 나타낸다. 라인(382)는 워드라인을 포함하며, 라인(383)은 필드 산화를 상기 서술된 것으로 대치하는 격리라인이다.
수직 콘텍트 바이어스(CV)는 X로 표시된 사각형을 나타낸다.
층을 묘사하는 부분에서, 디지트 라인 쌍(DP0, DP2, DP4)는 S1, CV3, CV4 와 S2, CV1, CV2에 의해 영역(371)내에서 비틀리거나 스와핑 되며, 디지트 라인 쌍 DP1, DP3, DP5 는 상기 층의 부분에서 뒤틀리지 않는다.
교차하는 비틀림 패턴은 인접하는 디지트 라인 쌍 사이의 용량 커플링의 효과적인 감소를 제공할 뿐만 아니라, 비틀림작동의 공간을 제공한다.
첫 번째 전도성 스트립(S1)과 두 번째 전도성 스트립(S2)부분은 인접하는 디지트 라인 쌍 부분과 수직으로 정렬되어 있다는 것을 주의해야 한다.
이것은 첫 번째와 두 번째 전도성 스트립(S1, S2)가 인접하는 이중층 디지트 라인중 하나의 평면에 있지 않기 때문이다.
상기 상호연결 패턴은 도 27-31에서 묘사된 패턴의 하나가 아닌 다른 패턴 일 수도 있다.
수직으로 비틀리거나 스와핑하는 실시예에서, 신호대 잡음비는 적절하게 낮게 유지된다.
더 바람직하게는, 상기 수직정렬과 디지트 라인의 교차는 적절한 메모리 셀이 동등하게 상부와 바닥을 지향하고 접근할 수 있게 한다.
또한, 인접하는 디지트 라인의 쌍은 역시 신호대 잡음문제를 적절하게 줄이기 위하여 교체된다.
또한, 상기 수직평면 스와핑은 6 F2 또는 더작은 메모리 셀 크기를 용이하게 한다.
바람직하게는 층 내에서 상기 비틀림 위치는 첫 번째와 두 번째에서 1/4지점, 또는 층에서 1/2지점 중의 하나이며, 이것은 다른 디지트 라인 쌍 배치가 사로 다음에 위치하도록 한다.
또한, 상기 메모리 셀은 사이에, 측면을 따라, 상부에 또는 비트라인의 아래에 위치할수도 있고, 홈, 스택, 또는 상승한 설계에 적용되어 질 수도 있다.
도 26의 비트라인을 통하여 그리고 따라 위치할 수 있는 것과 같은 도 33은 웨이퍼(390)의 단면도의 예이며, 두 가지 두드러진 예외를 제외하면 도 24와 같으므로 상기 도 24와 같은 부분은 같은 부호를 사용하였다.
첫 번째 두드러진 예외는 층 내부에서 필드산화영역이 있고 대체되는 전도성 격리라인(383)을 가진다는 것이다. 층의 워드라인은 번호(382)로 표시된다.
상기 두 번째 두드러진 예외는 두 합성라인으로서 디지트라인의 설비에 관한 것이다. 즉, 절연 전도층(393)에 의해 분기된 D라인(394)과 D* 라인(395)에 관한 것이다.
각 합성 디지트 라인은 도 24의 합성라인(124)과 같은 구성을 가진다. 절연 전도체 층(397)은 합성 D* 라인, 매개하는 패턴라인(136)을 씌운다.
따라서, 상기 실시예에서, 상기 회로는 5개의 합성 전도체 라인 층을 포함하도록 제조된 다이를 구성한다.
상기 첫 번째 층은 동일한 필수 공정단계에서 집합적으로 형성된 합성라인(382, 383)을 구성한다.
상기 두 번째 전도체 라인 층은 층의 주변 영역에 라인을 형성하도록 패턴화된 셀 플레이트 다중실리콘 층을 구성한다.
상기 세 번째와 네 번째 합성 전도체 라인 층은 합성주변 전도체(136)을 구성한다.
상기와 같은 구조는 도 34와 35에서 묘사된 것과 같은 반도체 메모리 소자를 생산하는데 유리하게 이용할 수 있다.
특히 반도체 다이(150)(도 35)는 패키지(152)(도 34)에서 캡슐로 싸여진다.
상기와 같은 것은 외부로 연장되고, 전기 전도성이 있는 일련의 상호연결 핀을 가지되 세라믹 캡슐에 싸인 몸체(154)를 구성하는 이중 인라인 패키지(DIP)의 형성에서 보여진다.(도 34)
다이(150)는 도시된 바와 같이 배열된 일련의 64 다중 메모리 층(160)을 포함한다.
도시된 영역(162)와 같은 각각의 층 영역(160)을 즉시 둘러싸는 상기 영역은, 회로가 연결된 메모리 층(160)으로부터 외부로 연장된 전도체 라인을 가진 피치상에 있는 것 처럼, 피치회로에 관해 언급된 것을 포함한다.
상기 피치회로(162)는 예를들면, 센스 증폭기회로, 이퀼리브레이션 회로(equilibration cuicuitry), 바이어스 장치, I/O 디코더,그리고 다른회로등을 포함할 수 있다.
다이 영역(164, 166, 168, 170, 172, 174)는 주변회로로 언급된 것을 구성한다. 피치회로영역(162)은 주변회로영역과 전기적으로 연결될 수 있고, 도시된 일련의 본드와 프로브 패드(175)를 가지며, 전기적으로 상호 연결된 주변회로를 가질 수 있다.
적절한 와이어나 다른 수단은, 도 34의 핀(156)의 전기적연결을 위하여 본드패드(175)와 연결하는데 이용될 수 있다.
상기 주변회로는, 집합적으로 메모리 층의 모든 어드레서블 메모리 셀에 완전접근을 가능하게 하고, 실시가능한 상호연결제어와 타이밍 회로, 어드레스와 과잉회로, 데이터와 데스프 패스 회로 그리고 전압공급 회로를 포함한다.
예를 들어 주변 회로영역(164)은 대체로 글로벌 칼럼 디코드(global column decode)와 칼럼 어드레싱 회로를 포함할 수 있다.
섹션(174)은 섹션 로직(section logic), DC 센스 증폭기와 쓰기 장치를 포함할 수 있고, 주변회로영역(170, 172)은 파워 증폭기, 파워 버싱(busing) 그리고, 칩 콘덴서를 포함할 수 있으며, 영역(166, 168)은 다른 논리회로를 포함할 수 있다.
하나 또는 그 이상의 상기 서술된 공정과 다이 배치는, 64M, 16M, 4M메모리 다이 또는 지금까지 실제적으로 실행된 것 보다 더 작은 크기 또는 소모된 일체 다이 영역을 가지는 소자의 형성을 용이하게 할 수 있다.
예를 들어, 64M 메모리집적 수준에서, 68,000,000(대개 정확히 67,108,864)보다 크지않는 전체 기능 및 작동가능한 어드레서블 메모리셀은 집합적인 다중 메모리층(160) 내에 배열된다.
다중 메모리 층 내에서 소모되는 다이에서, 모든 기능 및 작동가능한 어드레서블 메모리 셀의 점유영역은 53 mm2 보다 크지않은 최종 결합된 영역을 가지게 된다.
표준 반도체 메모리 제조에 따라, 각 메모리 층은, 시험 후 제조공정 동안 제조된 작동불능의 메모리셀을 교체하기 위해 작동가능한 퓨즈를 달 수 있는 여분의 메모리 셀을 가진다.
테스트과정에서 작동불능의 메모리 셀이 결정되고, 전체 각각의 열(워드라인) 또는 행(비트라인)은 녹게되며 그 장소에 대체되는 여분의 작동가능한 열 또는 행이 있게된다.
따라서, 제조공정동안, 예를 들어 상기 도 35의 16M집적과 같은 상기 개별 각 메모리 층은, 층 내에서 의도하지 않게 제조된 작동불능 회로와 경쟁하는 최종 메모리 소자의 전체 작동가능한 메모리 셀의 1/64보다 많이 포함하기 위해 제조되기로 예정되어 있다.
그러나 최종 제조공정과 조립체에서, 각 메모리 층은 메모리 소자/칩의 전체 메모리 셀의 1/64를 보유하게 된다.
따라서, 각 층(160)은 각 부층(sub-array)내의 전체적으로 기능 및 작동가능한 어드레서블 메모리 셀에 의해 점유될 수 있는 영역의 1/64의 합 보다 큰 영역을 가질 수 있다.
그럼에도 불구하고, 최종 용융 또는 다른 수단을 통하여 최종적으로 기능 및 작동가능하며 어드레서블 한 메모리 셀에 의해 소모된 다이의 표면영역은, 본 발명의 53 mm2 보다 작은 예에서 보듯이, 최종 결합된 영역을 가질 수 있다.(비록 분리되었을지라도, 아마 내부 작동불능 셀이 용해되는 경우).
그러나 각 개별 층(160)에 의해 소모된 영역은 여분의 회로 때문에 상기 서술된 53 mm2 보다 클 수 있다.
64 부층(64)은 16M 집적을 위한 숫자이고, 256 부층은 대개 64M 집적을 위하여 더 선호될 수 있다.
최소한 하나의 층(160)내에서 다이(150)상의 영역이 있으며, 최소한 100 평방 마이크론의 연속되는 다이 표면영역이 모든 작동 가능한 메모리 셀의 집합을 가지고, 특정 100평방 마이크론 영역 내에는 비 작동 메모리 셀이 포함되지 않는다.
64 M집적을 위한 다이 상에서 최종 기능 및 어드레서블 메모리 셀에 의해 점유된 상기 최대 53 mm2 영역은 상기 4개 또는 더 적은 도 24의 합성 전도체 라인 층구조에 관한 것이다.
상기 4개의 전도체 라인 층을 가진, 주변 회로, 피치회로 그리고 메모리층은 106 mm2 이하의 다이 영역에서 전체 결합된 연속표면영역을 가질 수 있다. 5개의 집합 전도체 라인층이 이용되고, 모든 기능 및 작동가능한 어드레서블 메모리 셀에 의해 소모되는 상기 다이 영역은 감소된 전체 결합 영역(다시 대부분이 비연속/해체되기 쉬울지라도)을 가지며, 이것은 64 M 집적을 위한 40 mm2 보다 적다. 또한, 상기와 같은 예에서, 주변회로, 피치회로 그리고 메모리 층은 93 mm2 이하의 다이에서 전체 결합된 연속 표면영역을 가지게 된다.
또한, 5개의 집합 전도체 라인 층구조의 예에서, 최소한 한층(160)내에 다이(150)의 영역이 있고, 작동가능한 메모리셀의 집합이 최소한 100 평방 마이크론의 연속 다이 표면영역에 걸쳐있으며, 비작동 메모리 셀의 영역이 상기 특정영역에는 포함되지 않는다.
본 발명의 다른 측면에 따르면, 16M 메모리 셀 집적수준에서 총 17,000,000(정확히는 16,777,216)이하의 기능 및 작동가능한 어드레서블 메모리 셀은 다중 메모리 층(160)에 의해 제공된다.
다중메모리 층 내에서 소모된 다이의 모든 기능 및 작동가능한 어드레서블 메모리 셀의 점유영역은 영역내의 14 mm2 이하의 전체 결합영역을 가진다.
도 24와 25의 예에 따른 상기 4개 또는 더 적은 집합 전도체 라인 층 구조와 같은 것들은 오직 예시로서 성취될 수 있으며, 제한의 목적이 아니다.
상기와 같은 예에서, 주변 회로, 피치회로, 그리고 메모리 층은 35 mm2 이하의 다이에서 전체 결합된 연속표면 영역을 갖는다.
역시, 최소한 100평방 마이크론의 연속 다이표면 영역을 포함하는 최소한 하나의 메모리 층은 최소한 128 기능 및 작동가능한 어드레서블 메모리 셀을 가진다.
5개의 집합 전도체 라인 층이 이용되고, 모든 기능 및 작동가능한 어드레서블 메모리 셀에 의해 소모된 다이 영역은 감소된 전체 결합영역(다시 대부분이 비연속/해체되기 쉬울지라도)을 가지며 이것은 32 mm2 이하이다.
또한, 최소한 100 평방 마이크론의 연속 다이표면 영역을 포함하는 최소한 하나의 메모리 층은 최소한 170개의 기능 및 작동가능한 어드레서블 메모리 셀을 가진다.
예를들면, 16M 집적수준에서, 상기 도 35의 묘사와 5개의 집합 전도체 라인층 구조에 관하여, 각 64 메모리 층(10)은 256K(실제로 262,144)의 기능 및 작동가능한 어드레서블 메모리 셀을 갖는다.
칩(150)의 궁극적 양을 예로 들자면, 31.0 mm2 의 전체 연속다이 영역에서, 8.20mm 당 3.78mm이다.
본 발명의 다른 측면에 따라 4M 메모리 셀 집적 수준에서, 4,50,000(정확히는 4,194,394)의 총 기능 및 작동가능한 어드레서블 메모리 셀은 다중 메모리 층(160)에 의해 제공된다.
다중 메모리 층 내에서 소모된 다이의 모든 기능 및 작동가능한 메모리 셀의 점유영역은 3,3 mm2 이하의 총 결합 영역을 갖는다.
도 24와 25의 예에 따른 상기 4개 또는 더 적은 집합 전도체 라인 층 구조와 같은 것들은 오직 예시로서 성취될 수 있으며, 제한의 목적이 아니다.
상기와 같은 예에서, 주변 회로, 피치회로, 그리고 메모리 층은 11 mm2 이하의 다이에서 전체 결합된 연속표면 영역을 갖는다.
역시, 최소한 100평방 마이크론의 연속 다이표면 영역을 포함하는 최소한 하나의 메모리 층은 최소한 128 기능 및 작동가능한 어드레서블 메모리 셀을 가진다.
5개의 집합 전도체 라인 층이 이용되고, 모든 기능 및 작동가능한 어드레서블 메모리 셀에 의해 소모된 다이 영역은 감소된 전체 결합영역(다시 대부분이 비연속/해체되기 쉬울지라도)을 가지며 이것은 4M 집적을 위하여 2.5 mm2 이하이다.
상기와 같은 예에서, 주변 회로, 피치회로, 그리고 메모리 층은 10.2 mm2 이하의 다이에서 전체 결합된 연속표면 영역을 갖는다.
또한, 최소한 100 평방 마이크론의 연속 다이표면 영역을 포함하는 최소한 하나의 메모리 층은 최소한 170개의 기능 및 작동가능한 어드레서블 메모리 셀을 가진다.
상기와 같이 서술된 제품은 예로 64M, 16M, 그리고 4M 집적수준에서 메모리 회로 집적을 제공하며, 상기 집적수준에서 종래보다 더 적은 다이 표면영역을 이용하는 것이 가능하다.
상기와 같은 제품은 집적다이를 잠재적으로 더 작게 함에 따라 궁극적으로 더 작은 크기의 결과 패키지를 용이하게 만들 수 있게 한다.
또한, 제조공정에 있어서, 웨이퍼당 더 많은 다이가 얻어질 수 있어, 이득이 증가함에 따라 제조비용을 낮추고 이윤을 증가시킬 수 있다.
또한, 메모리 셀의 밀도를 높임에 따라 작동하는데 필요한 파워를 줄이고 더 적은 기생 콘덴서로 더 높은 속도를 내는 것이 가능하다.
또한, 상기 워드라인과 디지트라인은 더 짧아질 수 있고, 더 낮은 전체전압이 이용될 수 있다.

Claims (26)

  1. 패키지 내에 캡슐로 싸인 반도체 다이에 있어서, 상기 패키지는 캡슐료 싸인 몸체와 상기 몸체로부터 외부로 연장된 도전성이 있는 상호연결 핀을 가지고,
    총 64,000,000에서 68,000,000의 기능 및 작동할 수 있는 메모리 셀이 다이에 형성된 다중 메모리 층에 배열되고, 개별 기능 및 작동 가능한 어드레서블 메모리 셀이 상기 메모리 층내의 다이상의 영역을 점유하며, 모든 기능 및 어드레서블 메모리 셀의 점유영역이 다이 상에서 53 mm2 이하인 총 결합 영역을 가지며,
    그리고 메모리 층에 대하여 다이에 형성된 주변회로와 피치회로와;
    상기 핀과 전기적으로 상호연결되고 작동할 수 있는 상호연결된 제어 및 타이밍 회로를 포함하는 주변회로, 어드레스와 여분의 회로, 데이터와 시험패스, 그리고, 메모리 층의 모든 어드레서블 메모리 셀에 완전히 접근가능한 전압공급회로를 포함하는 것을 특징으로 하는 64M 반도체 메모리 소자.
  2. 제 1항에 있어서, 상기 다이가 총 4개 또는 그 이하의 구성 집합전도체 라인층을 포함하도록 제조되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1항에 있어서, 상기 주변회로, 피치회로 그리고 메모리층이 106 mm2 이하의 다이에서 전체 결합된 연속표면 영역을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1항에 있어서, 상기 주변회로, 피치회로 그리고 메모리 층이 최소한 5개의 집합전도체 라인층을 포함하여 제조되고, 다이상의 모든 기능 및 작동가능한 메모리 셀의 점유영역이 40 mm2 이하의 다이에서 총 결합된 영역을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1항에 있어서, 상기 주변회로, 피치회로,그리고 메모리 층이 최소한 5개의 집합 전도체 라인층을 포함하여 제조되고, 상기 주변회로, 피치회로 그리고 메모리층이 93 mm2 이하의 다이에서 총 결합된 연속표면영역을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  6. 패키지 내에 캡슐로 싸인 반도체 다이에 있어서, 상기 패키지는 캡슐료 싸인 몸체와 상기 몸체로부터 외부로 연장된 도전성이 있는 상호연결 핀을 가지고,
    총 16,000,000에서 17,000,000의 기능 및 작동할 수 있는 메모리 셀이 다이에 형성된 다중 메모리 층에 배열되고, 개별 기능 및 작동 가능한 어드레서블 메모리 셀이 상기 메모리 층내의 다이상의 영역을 점유하며, 모든 기능 및 어드레서블 메모리 셀의 점유영역이 다이 상에서 14 mm2 이하인 총 결합 영역을 가지며,
    그리고 메모리 층에 대하여 다이에 형성된 주변회로와 피치회로와;
    상기 핀과 전기적으로 상호연결되고 작동할 수 있는 상호연결된 제어 및 타이밍 회로를 포함하는 주변회로, 어드레스와 여분의 회로, 데이터와 시험패스, 그리고, 메모리 층의 모든 어드레서블 메모리 셀에 완전히 접근가능한 전압공급회로를 포함하는 것을 특징으로 하는 16M 반도체 메모리 소자.
  7. 제 6항에 있어서, 상기 주변회로, 피치회로 그리고 메모리층이 총 4개 또는 그이하의 집합 전도체라인 층을 포함하도록 제조되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 6항에 있어서, 상기 주변회로, 피치회로, 그리고 메모리 층이 35 mm2 이하의 다이상의 전체 결합된 연속표면영역을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 6항에 있어서, 상기 주변회로, 피치회로 그리고 메모리 층이 최소한 5개의 집합전도체 라인층을 포함하여 제조되고, 다이상의 모든 기능 및 작동가능한 메모리 셀의 점유영역이 11 mm2 이하의 다이에서 총 결합된 영역을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제 6항에 있어서, 상기 주변회로, 피치회로,그리고 메모리 층이 최소한 5개의 집합 전도체 라인층을 포함하여 제조되고, 상기 주변회로, 피치회로 그리고 메모리층이 32 mm2 이하의 다이에서 총 결합된 연속표면영역을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  11. 패키지 내에 캡슐로 싸인 반도체 다이에 있어서, 상기 패키지는 캡슐료 싸인 몸체와 상기 몸체로부터 외부로 연장된 도전성이 있는 상호연결 핀을 가지고,
    총 4,000,000에서 4,500,000의 기능 및 작동할 수 있는 메모리 셀이 다이에 형성된 다중 메모리 층에 배열되고, 개별 기능 및 작동 가능한 어드레서블 메모리 셀이 상기 메모리 층내의 다이상의 영역을 점유하며, 모든 기능 및 어드레서블 메모리 셀의 점유영역이 다이 상에서 3.3 mm2 이하인 총 결합 영역을 가지며,
    그리고 메모리 층에 대하여 다이에 형성된 주변회로와 피치회로와;
    상기 핀과 전기적으로 상호연결되고 작동할 수 있는 상호연결된 제어 및 타이밍 회로를 포함하는 주변회로, 어드레스와 여분의 회로, 데이터와 시험패스, 그리고, 메모리 층의 모든 어드레서블 메모리 셀에 완전히 접근가능한 전압공급회로를 포함하는 것을 특징으로 하는 4 M 반도체 메모리 소자.
  12. 제 11항에 있어서, 상기 주변회로, 피치회로 그리고 메모리층이 총 4개 또는 그이하의 집합 전도체라인 층을 포함하도록 제조되는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제 11항에 있어서, 상기 주변회로, 피치회로, 그리고 메모리 층이 11.0 mm2 이하의 다이상의 전체 결합된 연속표면영역을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제 11항에 있어서, 상기 주변회로, 피치회로 그리고 메모리 층이 최소한 5개의 집합전도체 라인층을 포함하여 제조되고, 다이상의 모든 기능 및 작동가능한 메모리 셀의 점유영역이 2.5 mm2 이하의 다이에서 총 결합된 영역을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제 11항에 있어서, 상기 주변회로, 피치회로,그리고 메모리 층이 최소한 5개의 집합 전도체 라인층을 포함하여 제조되고, 상기 주변회로, 피치회로 그리고 메모리층이 10.2 mm2 이하의 다이에서 총 결합된 연속표면영역을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  16. 패키지내에 캡슐로 싸인 반도체에 있어서, 상기 패키지는 캡슐로 싸인 몸체와 상기 몸체로부터 외부로 연장된 도전성의 상호연결핀을 가지고, 총 64,000,000에서 68,000,000의 기능 및 작동가능한 어드레서블 메모리 셀이 다이에 형성된 다중 메모리 열에 배열되며, 최소한 하나의 메모리 층이 최소한 128개의 기능 및 작용가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하고;
    주변회로와 피치회로는 메모리 층에 관련된 다이에 형성되고;
    상기 주변회로는 상기 핀과 전기적으로 상호연결되고 작동가능하도록 상호연결된 제어 및 타이밍 회로, 데이터 및 테스트 패스 호로 그리고 메모리 층의 모든 어드레서블 메모리 셀에 완전히 집합적으로 접근가능한 전압공급회로를 포함하는 것을 특징으로 하는 64M 반도체 메모리 소자.
  17. 제 16항에 있어서, 최소한 하나의 메모리 층이 최소한 170개의 기능 및 작동가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 패키지내에 캡슐로 싸인 반도체에 있어서, 상기 패키지는 캡슐로 싸인 몸체와 상기 몸체로부터 외부로 연장된 도전성의 상호연결핀을 가지고, 총 16,000,000에서 17,000,000의 기능 및 작동가능한 어드레서블 메모리 셀이 다이에 형성된 다중 메모리 열에 배열되며, 최소한 하나의 메모리 층이 최소한 128개의 기능 및 작용가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하고;
    주변회로와 피치회로는 메모리 층에 관련된 다이에 형성되고;
    상기 주변회로는 상기 핀과 전기적으로 상호연결되고 작동가능하도록 상호연결된 제어 및 타이밍 회로, 데이터 및 테스트 패스 호로 그리고 메모리 층의 모든 어드레서블 메모리 셀에 완전히 집합적으로 접근가능한 전압공급회로를 포함하는 것을 특징으로 하는 16M 반도체 메모리 소자.
  19. 제 18항에 있어서, 최소한 하나의 메모리 층이 최소한 170개의 기능 및 작동가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  20. 패키지내에 캡슐로 싸인 반도체에 있어서, 상기 패키지는 캡슐로 싸인 몸체와 상기 몸체로부터 외부로 연장된 도전성의 상호연결핀을 가지고, 총 4,000,000에서 4,500,000의 기능 및 작동가능한 어드레서블 메모리 셀이 다이에 형성된 다중 메모리 열에 배열되며, 최소한 하나의 메모리 층이 최소한 128개의 기능 및 작용가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하고;
    주변회로와 피치회로는 메모리 층에 관련된 다이에 형성되고;
    상기 주변회로는 상기 핀과 전기적으로 상호연결되고 작동가능하도록 상호연결된 제어 및 타이밍 회로, 데이터 및 테스트 패스 호로 그리고 메모리 층의 모든 어드레서블 메모리 셀에 완전히 집합적으로 접근가능한 전압공급회로를 포함하는 것을 특징으로 하는 4M 반도체 메모리 소자.
  21. 제 20항에 있어서, 최소한 하나의 메모리 층이 최소한 170개의 기능 및 작동가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  22. 총 68,000,000이하의 기능 및 작동가능한 어드레서블 메모리 셀이 반도체다이에 형성된 다중 메모리 층에 배열되고;
    회로가 하나 또는 그 이상의 메모리 셀로부터 쓰고 읽기위해 데이터를 받아들이는 반도체 다이에 형성되고, 최소한 하나의 메모리 층이 최소한 128개의 기능 및 작동가능한 어드레서블 메모리 셀을 가지는 최소한 100 평방 마이크론의 연속 다이 표면영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  23. 제 22항에 있어서, 상기 반도체 상에서 상기 총 기능 및 작동가능한 어드레서블 메모리 셀의 수가 17,000,000이하인 것을 특징으로 하는 반도체 메모리 소자.
  24. 제 22항에 있어서, 상기 반도체 상에서 상기 총 기능 및 작동가능한 어드레서블 메모리 셀의 수가 4,500,000이하인 것을 특징으로 하는 반도체 메모리 소자.
  25. 제 22항에 있어서, 최소한 하나의 메모리 층이 최소한 170개의 기능 및 작동가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하고, 반도체 다이에서 총 기능 및 작동가능한 어드레서블 메모리 셀의 수가 17,000,000이하인 것을 특징으로 하는 반도체 메모리 소자.
  26. 제 22항에 있어서, 최소한 하나의 메모리 층이 최소한 170개의 기능 및 작동가능한 어드레서블 메모리 셀을 가지는 최소한 100평방 마이크론의 연속 다이 표면 영역을 포함하고, 반도체 다이에서 총 기능 및 작동가능한 어드레서블 메모리 셀의 수가 4,500,000이하인 것을 특징으로 하는 반도체 메모리 소자.
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