JPH08116035A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08116035A JPH08116035A JP6252227A JP25222794A JPH08116035A JP H08116035 A JPH08116035 A JP H08116035A JP 6252227 A JP6252227 A JP 6252227A JP 25222794 A JP25222794 A JP 25222794A JP H08116035 A JPH08116035 A JP H08116035A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- capacitor
- film
- storage node
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 239000003990 capacitor Substances 0.000 claims abstract description 70
- 238000002955 isolation Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 18
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 239000013078 crystal Substances 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 10
- 230000006386 memory function Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 結晶構造を有するキャパシタ絶縁膜２４を用
いたスタック型キャパシタを有するＤＲＡＭメモリセル
において、リーク電流が防止されたキャパシタを容易に
形成する。 【構成】 ＤＲＡＭメモリセルをＳＯＩ構造に構成し、
下層にゲート電極４ａ、ｂを有する絶縁膜２２上で、隣
接するゲート電極４ａ、ｂ間で絶縁膜２２表面が平坦な
領域にのみキャパシタ下部電極であるストレージノード
２３を形成して、平坦なキャパシタ絶縁膜２４を形成す
る。
いたスタック型キャパシタを有するＤＲＡＭメモリセル
において、リーク電流が防止されたキャパシタを容易に
形成する。 【構成】 ＤＲＡＭメモリセルをＳＯＩ構造に構成し、
下層にゲート電極４ａ、ｂを有する絶縁膜２２上で、隣
接するゲート電極４ａ、ｂ間で絶縁膜２２表面が平坦な
領域にのみキャパシタ下部電極であるストレージノード
２３を形成して、平坦なキャパシタ絶縁膜２４を形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係り、
特にＤynamic Ｒandom Ａccess Ｍemory（ＤＲＡ
Ｍ）に関するものである。
特にＤynamic Ｒandom Ａccess Ｍemory（ＤＲＡ
Ｍ）に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、過去２０年にわたり３年で
４倍という急速なテンポで高集積、高密度化されてき
た。それに伴い、微細なキャパシタの容量を上げるため
には、極薄で誘電率の大きな絶縁膜が求められている。
高誘電体膜を用いたＤＲＡＭメモリセルの従来の構造に
ついて以下に説明する。図６は、例えばＩＥＤＭ、９３
年、Ｐ．６３１に示される従来のＤＲＡＭメモリセルの
構造を示す断面図である。
４倍という急速なテンポで高集積、高密度化されてき
た。それに伴い、微細なキャパシタの容量を上げるため
には、極薄で誘電率の大きな絶縁膜が求められている。
高誘電体膜を用いたＤＲＡＭメモリセルの従来の構造に
ついて以下に説明する。図６は、例えばＩＥＤＭ、９３
年、Ｐ．６３１に示される従来のＤＲＡＭメモリセルの
構造を示す断面図である。
【０００３】図において、１は単結晶シリコン等から成
る半導体基板（以下、基板と称す）、２は素子間を電気
的に分離する素子分離用パターンとしてのフィールド酸
化膜、３はゲート酸化膜、４ａ、ｂはワード線となるゲ
ート電極、５ａ、ｂはソース・ドレイン領域である。６
はゲート電極４ａ、ｂを覆うように形成された絶縁膜、
７はソース・ドレイン領域の一方５ａに接続するように
形成された埋め込みビット線、８は埋め込みビット線７
を覆うように形成された絶縁膜、９はゲート電極４ａ、
ｂ、埋め込みビット線７および絶縁膜６、８が形成され
た基板１上の全面に形成され、その表面が平坦化された
絶縁膜である。
る半導体基板（以下、基板と称す）、２は素子間を電気
的に分離する素子分離用パターンとしてのフィールド酸
化膜、３はゲート酸化膜、４ａ、ｂはワード線となるゲ
ート電極、５ａ、ｂはソース・ドレイン領域である。６
はゲート電極４ａ、ｂを覆うように形成された絶縁膜、
７はソース・ドレイン領域の一方５ａに接続するように
形成された埋め込みビット線、８は埋め込みビット線７
を覆うように形成された絶縁膜、９はゲート電極４ａ、
ｂ、埋め込みビット線７および絶縁膜６、８が形成され
た基板１上の全面に形成され、その表面が平坦化された
絶縁膜である。
【０００４】また、１０は絶縁膜９上に厚さ約０．２μ
ｍのＰｔにより形成され、キャパシタ下部電極となるス
トレージノード、１１はストレージノード１０のパター
ン側壁に形成された枠付酸化膜、１２は枠付酸化膜１１
が形成されたストレージノード１０を覆うように形成さ
れ、厚さ約６０ｎｍのＢＳＴ（（Ｂａ0.75Ｓｒ0.25）Ｔ
ｉＯ3）膜から成るキャパシタ絶縁膜、１３はキャパシ
タ絶縁膜１２上に厚さ約０．２μｍのＰｔにより形成さ
れ、キャパシタ上部電極となるセルプレート、１４は絶
縁膜９に設けられた開口部に埋め込まれ、上層のストレ
ージノード１０と下層のソース・ドレイン領域の一方５
ｂとを電気的に接続する多結晶シリコンから成るプラグ
である。
ｍのＰｔにより形成され、キャパシタ下部電極となるス
トレージノード、１１はストレージノード１０のパター
ン側壁に形成された枠付酸化膜、１２は枠付酸化膜１１
が形成されたストレージノード１０を覆うように形成さ
れ、厚さ約６０ｎｍのＢＳＴ（（Ｂａ0.75Ｓｒ0.25）Ｔ
ｉＯ3）膜から成るキャパシタ絶縁膜、１３はキャパシ
タ絶縁膜１２上に厚さ約０．２μｍのＰｔにより形成さ
れ、キャパシタ上部電極となるセルプレート、１４は絶
縁膜９に設けられた開口部に埋め込まれ、上層のストレ
ージノード１０と下層のソース・ドレイン領域の一方５
ｂとを電気的に接続する多結晶シリコンから成るプラグ
である。
【０００５】また、１５はセルプレート１３を覆うよう
に基板１上の全面に形成され、その表面が平坦化された
層間絶縁膜、１６はゲート電極４ａ、ｂに対応するよう
に所定の間隔を隔てて層間絶縁膜１５上に形成されたＡ
ｌによる金属配線層、１７は金属配線層１６を覆うよう
に基板１上の全面に形成されたパッシベーション膜であ
る。
に基板１上の全面に形成され、その表面が平坦化された
層間絶縁膜、１６はゲート電極４ａ、ｂに対応するよう
に所定の間隔を隔てて層間絶縁膜１５上に形成されたＡ
ｌによる金属配線層、１７は金属配線層１６を覆うよう
に基板１上の全面に形成されたパッシベーション膜であ
る。
【０００６】
【発明が解決しようとする課題】キャパシタ絶縁膜１２
に用いるＢＳＴ膜は、シリコンの酸化膜等に比べ非常に
誘電率が高いため、微細なキャパシタ面積でも大きな容
量を得ることができる。しかしながら、ＢＳＴ膜は結晶
構造を持つため、段差上に形成すると結晶構造が乱れ、
リーク電流が増大するものである。そのため従来のＤＲ
ＡＭでは、上述したように、ストレージノード１０を、
下地の絶縁膜９表面を平坦化した上に形成し、さらにス
トレージノード１０側壁に枠付酸化膜１１を設けて段差
を低減し、その上にＢＳＴ膜から成るキャパシタ絶縁膜
１２を形成するものであった。このため、製造工程が複
雑となりコストも上昇するという問題点があった。
に用いるＢＳＴ膜は、シリコンの酸化膜等に比べ非常に
誘電率が高いため、微細なキャパシタ面積でも大きな容
量を得ることができる。しかしながら、ＢＳＴ膜は結晶
構造を持つため、段差上に形成すると結晶構造が乱れ、
リーク電流が増大するものである。そのため従来のＤＲ
ＡＭでは、上述したように、ストレージノード１０を、
下地の絶縁膜９表面を平坦化した上に形成し、さらにス
トレージノード１０側壁に枠付酸化膜１１を設けて段差
を低減し、その上にＢＳＴ膜から成るキャパシタ絶縁膜
１２を形成するものであった。このため、製造工程が複
雑となりコストも上昇するという問題点があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたものであって、結晶構造を有するキャ
パシタ絶縁膜を用い、製造が容易で信頼性の高いＤＲＡ
Ｍを得ることを目的とする。
るためになされたものであって、結晶構造を有するキャ
パシタ絶縁膜を用い、製造が容易で信頼性の高いＤＲＡ
Ｍを得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板上に、素子分離用パターン
と、ワード線となるゲート電極と、ソース・ドレイン領
域と、これらの上層に全面に形成された絶縁膜と、上記
ソース・ドレイン領域の一方と接続されたビット線と、
上記絶縁膜上に上記ソース・ドレイン領域の他方と接続
するよう形成された、キャパシタ下部電極としてのスト
レージノードと、このストレージノード上に形成された
結晶構造を有するキャパシタ絶縁膜と、キャパシタ上部
電極とを有し、上記ストレージノードが、隣接する上記
ゲート電極間で上記絶縁膜表面が平坦な領域にのみ形成
されたものである。
る半導体装置は、半導体基板上に、素子分離用パターン
と、ワード線となるゲート電極と、ソース・ドレイン領
域と、これらの上層に全面に形成された絶縁膜と、上記
ソース・ドレイン領域の一方と接続されたビット線と、
上記絶縁膜上に上記ソース・ドレイン領域の他方と接続
するよう形成された、キャパシタ下部電極としてのスト
レージノードと、このストレージノード上に形成された
結晶構造を有するキャパシタ絶縁膜と、キャパシタ上部
電極とを有し、上記ストレージノードが、隣接する上記
ゲート電極間で上記絶縁膜表面が平坦な領域にのみ形成
されたものである。
【０００９】この発明の請求項２に係る半導体装置は、
絶縁膜上のストレージノードが、上記絶縁膜の下層にお
ける、ゲート電極、素子分離用パターン、およびビット
線の一部である埋め込みビット線の全てが存在しない領
域に形成されたものである。
絶縁膜上のストレージノードが、上記絶縁膜の下層にお
ける、ゲート電極、素子分離用パターン、およびビット
線の一部である埋め込みビット線の全てが存在しない領
域に形成されたものである。
【００１０】この発明の請求項３に係る半導体装置は、
半導体基板にシリコン酸化膜とその上に単結晶シリコン
膜とを設け、この単結晶シリコン膜に素子形成したＳＯ
Ｉ構造であるものである。
半導体基板にシリコン酸化膜とその上に単結晶シリコン
膜とを設け、この単結晶シリコン膜に素子形成したＳＯ
Ｉ構造であるものである。
【００１１】この発明の請求項４に係る半導体装置は、
半導体基板にシリコン酸化膜とその上に単結晶シリコン
膜とを設け、この単結晶シリコン膜に素子形成したＳＯ
Ｉ構造であって、素子分離用パターンである素子分離用
ゲート電極が上記単結晶シリコン膜表面より突出しない
よう埋め込み形成され、ビット線がキャパシタ領域の上
層に存在するものである。
半導体基板にシリコン酸化膜とその上に単結晶シリコン
膜とを設け、この単結晶シリコン膜に素子形成したＳＯ
Ｉ構造であって、素子分離用パターンである素子分離用
ゲート電極が上記単結晶シリコン膜表面より突出しない
よう埋め込み形成され、ビット線がキャパシタ領域の上
層に存在するものである。
【００１２】この発明の請求項５に係る半導体装置は、
キャパシタ絶縁膜がストレージノード上のみに形成され
たものである。
キャパシタ絶縁膜がストレージノード上のみに形成され
たものである。
【００１３】この発明の請求項６に係る半導体装置は、
キャパシタ絶縁膜がＢＳＴ（（Ｂａ0.75Ｓｒ0.25）Ｔｉ
Ｏ3）膜から成るものである。
キャパシタ絶縁膜がＢＳＴ（（Ｂａ0.75Ｓｒ0.25）Ｔｉ
Ｏ3）膜から成るものである。
【００１４】
【作用】この発明による半導体装置は、結晶構造を有す
るキャパシタ絶縁膜下層のストレージノードが、隣接す
るゲート電極間で下地の絶縁膜表面が平坦な領域にのみ
形成されたものである。ストレージノード下地の絶縁膜
表面は下層に凸パターンが存在する領域で凸状の段差を
有する。このためゲート電極間、すなわちゲート電極の
凸パターンが存在しない領域内で絶縁膜表面は平坦とな
り、その上に形成されたストレージノードも平坦とな
る。このためストレージノード上の結晶構造を有するキ
ャパシタ絶縁膜も平坦となるため、結晶構造等の乱れに
よるリーク電流が防止できる。これにより、ストレージ
ノード下地の絶縁膜に表面平坦化の処理を施すことなく
平坦なキャパシタ絶縁膜が形成でき、リーク電流が防止
された信頼性の高い半導体装置が容易に得られる。
るキャパシタ絶縁膜下層のストレージノードが、隣接す
るゲート電極間で下地の絶縁膜表面が平坦な領域にのみ
形成されたものである。ストレージノード下地の絶縁膜
表面は下層に凸パターンが存在する領域で凸状の段差を
有する。このためゲート電極間、すなわちゲート電極の
凸パターンが存在しない領域内で絶縁膜表面は平坦とな
り、その上に形成されたストレージノードも平坦とな
る。このためストレージノード上の結晶構造を有するキ
ャパシタ絶縁膜も平坦となるため、結晶構造等の乱れに
よるリーク電流が防止できる。これにより、ストレージ
ノード下地の絶縁膜に表面平坦化の処理を施すことなく
平坦なキャパシタ絶縁膜が形成でき、リーク電流が防止
された信頼性の高い半導体装置が容易に得られる。
【００１５】この発明による半導体装置は、ストレージ
ノードが、絶縁膜の下層における、ゲート電極、素子分
離用パターン、および埋め込みビット線の全てが存在し
ない領域に形成されたため、絶縁膜の下層に凸パターン
が存在しない平坦な領域上に、平坦なキャパシタ絶縁膜
が容易に確実に形成でき、リーク電流が防止された信頼
性の高い半導体装置が容易に得られる。
ノードが、絶縁膜の下層における、ゲート電極、素子分
離用パターン、および埋め込みビット線の全てが存在し
ない領域に形成されたため、絶縁膜の下層に凸パターン
が存在しない平坦な領域上に、平坦なキャパシタ絶縁膜
が容易に確実に形成でき、リーク電流が防止された信頼
性の高い半導体装置が容易に得られる。
【００１６】また、この発明によると、半導体装置をＳ
ＯＩ構造に構成したため、全体のリーク電流が減少しキ
ャパシタの容量が小さくても十分メモリ機能を持つ、従
って、ストレージノードの形成領域を限定することによ
りキャパシタの面積が縮小しても、メモリ機能が十分に
保て、微細化が促進できる。
ＯＩ構造に構成したため、全体のリーク電流が減少しキ
ャパシタの容量が小さくても十分メモリ機能を持つ、従
って、ストレージノードの形成領域を限定することによ
りキャパシタの面積が縮小しても、メモリ機能が十分に
保て、微細化が促進できる。
【００１７】また、この発明によると、素子分離用ゲー
ト電極が埋め込み形成され、ビット線がキャパシタ領域
の上層に存在するため、ゲート電極形成領域以外の絶縁
膜表面は平坦となり、平坦なキャパシタ絶縁膜の面積が
増大できてキャパシタの容量を大きくでき、半導体装置
の動作マージンが増大する。
ト電極が埋め込み形成され、ビット線がキャパシタ領域
の上層に存在するため、ゲート電極形成領域以外の絶縁
膜表面は平坦となり、平坦なキャパシタ絶縁膜の面積が
増大できてキャパシタの容量を大きくでき、半導体装置
の動作マージンが増大する。
【００１８】また、この発明によると、キャパシタ絶縁
膜がストレージノード上のみに形成されたため、膜全体
が平坦となり、リーク電流の防止に一層効果がある。
膜がストレージノード上のみに形成されたため、膜全体
が平坦となり、リーク電流の防止に一層効果がある。
【００１９】また、この発明によると、キャパシタ絶縁
膜がＢＳＴ膜から成り、ＢＳＴ膜は結晶構造を有し、高
い誘電率を持つため、上述した効果が確実に得られる。
膜がＢＳＴ膜から成り、ＢＳＴ膜は結晶構造を有し、高
い誘電率を持つため、上述した効果が確実に得られる。
【００２０】
実施例１．以下、この発明の一実施例を図について説明
する。なお、従来のものと重複する箇所は適宜その説明
を省略する。図１はこの発明の実施例１によるＤＲＡＭ
メモリセルの構造を示す断面図である。図において、
１、３〜８、および１３〜１７は従来のものと同じも
の、１８は基板１にＳＩＭＯＸ（Ｓeparation by Ｉ
Ｍplanted ＯＸygen）法等により形成されたシリコン
酸化膜、１９はシリコン酸化膜１８上の約０．１μｍの
膜厚の単結晶シリコン膜で、いわゆるＳＯＩ（Ｓilicon
Ｏn Ｉnsulator）構造を形成し、このシリコン酸化
膜１８上の単結晶シリコン膜１９に素子形成するもので
ある。
する。なお、従来のものと重複する箇所は適宜その説明
を省略する。図１はこの発明の実施例１によるＤＲＡＭ
メモリセルの構造を示す断面図である。図において、
１、３〜８、および１３〜１７は従来のものと同じも
の、１８は基板１にＳＩＭＯＸ（Ｓeparation by Ｉ
Ｍplanted ＯＸygen）法等により形成されたシリコン
酸化膜、１９はシリコン酸化膜１８上の約０．１μｍの
膜厚の単結晶シリコン膜で、いわゆるＳＯＩ（Ｓilicon
Ｏn Ｉnsulator）構造を形成し、このシリコン酸化
膜１８上の単結晶シリコン膜１９に素子形成するもので
ある。
【００２１】また、２０は素子間を電気的に分離するた
めに、絶縁膜２１を介して単結晶シリコン膜１９上に形
成された素子分離用パターンとしての素子分離用ゲート
電極で、常に接地電位に固定することにより素子間を流
れる電流を阻止する。２２はゲート電極４ａ、ｂ、埋め
込みビット線７および絶縁膜６、８が形成された基板１
上の全面に形成された絶縁膜、２３は絶縁膜２２上に厚
さ約０．２μｍのＰｔにより形成されたキャパシタ下部
電極となるストレージノード、２４はストレージノード
２３上にのみ形成された厚さ約６０ｎｍのＢＳＴ膜から
成るキャパシタ絶縁膜、２５はストレージノード２３と
キャパシタ絶縁膜２４との側壁に形成された枠付酸化膜
である。
めに、絶縁膜２１を介して単結晶シリコン膜１９上に形
成された素子分離用パターンとしての素子分離用ゲート
電極で、常に接地電位に固定することにより素子間を流
れる電流を阻止する。２２はゲート電極４ａ、ｂ、埋め
込みビット線７および絶縁膜６、８が形成された基板１
上の全面に形成された絶縁膜、２３は絶縁膜２２上に厚
さ約０．２μｍのＰｔにより形成されたキャパシタ下部
電極となるストレージノード、２４はストレージノード
２３上にのみ形成された厚さ約６０ｎｍのＢＳＴ膜から
成るキャパシタ絶縁膜、２５はストレージノード２３と
キャパシタ絶縁膜２４との側壁に形成された枠付酸化膜
である。
【００２２】図に示すように、ストレージノード２３
は、素子分離用ゲート電極２０に囲まれた活性領域２６
（図示せず）内で、ゲート電極４ａ、ｂと埋め込みビッ
ト線７に囲まれた領域における絶縁膜２２上にのみ形成
される。絶縁膜２２表面は平坦化されていないが、上記
のように下層にゲート電極４ａ、ｂ、埋め込みビット線
７、および素子分離用ゲート電極２０等がパターン形成
されていない部分は、段差がなく平坦となる。このため
ストレージノード２３表面も平坦となり、ストレージノ
ード２３上にのみ形成されたキャパシタ絶縁膜２４も平
坦となり、結晶構造の乱れを生じない。このように、上
記実施例１によると、下層の絶縁膜２２表面に平坦化処
理を施すことなく、平坦なキャパシタ絶縁膜２４を形成
することができる。このため、結晶構造を有するキャパ
シタ絶縁膜２４のリーク電流が防止された信頼性の高い
ＤＲＡＭが容易に得られる。
は、素子分離用ゲート電極２０に囲まれた活性領域２６
（図示せず）内で、ゲート電極４ａ、ｂと埋め込みビッ
ト線７に囲まれた領域における絶縁膜２２上にのみ形成
される。絶縁膜２２表面は平坦化されていないが、上記
のように下層にゲート電極４ａ、ｂ、埋め込みビット線
７、および素子分離用ゲート電極２０等がパターン形成
されていない部分は、段差がなく平坦となる。このため
ストレージノード２３表面も平坦となり、ストレージノ
ード２３上にのみ形成されたキャパシタ絶縁膜２４も平
坦となり、結晶構造の乱れを生じない。このように、上
記実施例１によると、下層の絶縁膜２２表面に平坦化処
理を施すことなく、平坦なキャパシタ絶縁膜２４を形成
することができる。このため、結晶構造を有するキャパ
シタ絶縁膜２４のリーク電流が防止された信頼性の高い
ＤＲＡＭが容易に得られる。
【００２３】また、上記実施例１では、ＳＯＩ構造で、
ソース・ドレイン領域５ａ、ｂがシリコン酸化膜１８上
に形成されているため、ソース・ドレイン領域５ａ、ｂ
から基板１へ抜けるリーク電流が全く存在しない。すな
わちリーク電流はキャパシタ絶縁膜２４を通ってセルプ
レート１３へ抜けるものと、ソース・ドレイン領域５
ａ、ｂから隣接する素子のソース・ドレイン領域５ａ、
ｂへ抜けるものとのみになり、全体のリーク電流は、Ｓ
ＯＩ構造でないＤＲＡＭメモリセルに比べ１／４〜１／
５に減少する。このため、キャパシタの容量も１／４〜
１／５の容量で十分なメモリ機能を持つ。
ソース・ドレイン領域５ａ、ｂがシリコン酸化膜１８上
に形成されているため、ソース・ドレイン領域５ａ、ｂ
から基板１へ抜けるリーク電流が全く存在しない。すな
わちリーク電流はキャパシタ絶縁膜２４を通ってセルプ
レート１３へ抜けるものと、ソース・ドレイン領域５
ａ、ｂから隣接する素子のソース・ドレイン領域５ａ、
ｂへ抜けるものとのみになり、全体のリーク電流は、Ｓ
ＯＩ構造でないＤＲＡＭメモリセルに比べ１／４〜１／
５に減少する。このため、キャパシタの容量も１／４〜
１／５の容量で十分なメモリ機能を持つ。
【００２４】上記実施例１では、ストレージノード２３
を、活性領域２６内で、ゲート電極４ａ、ｂと埋め込み
ビット線７に囲まれる領域にのみ形成したため、従来の
ものに比べキャパシタの面積は約２／５程度に減少する
が、ＳＯＩ構造にしたため上述したようにキャパシタの
容量はその分減少しても十分である。このようにメモリ
機能を保ちながら微細な領域にキャパシタを容易に形成
することができ、微細化を促進できる。
を、活性領域２６内で、ゲート電極４ａ、ｂと埋め込み
ビット線７に囲まれる領域にのみ形成したため、従来の
ものに比べキャパシタの面積は約２／５程度に減少する
が、ＳＯＩ構造にしたため上述したようにキャパシタの
容量はその分減少しても十分である。このようにメモリ
機能を保ちながら微細な領域にキャパシタを容易に形成
することができ、微細化を促進できる。
【００２５】実施例２．次に、この発明の実施例２によ
るＤＲＡＭメモリセルを説明する。図２はこの発明の実
施例２によるＤＲＡＭメモリセルの断面図であり図３は
平面図である。図に示すように、素子分離用ゲート電極
２０が単結晶シリコン膜１９表面から突出しないよう
に、素子分離領域におけるシリコン酸化膜１８とその上
の単結晶シリコン膜１９とは素子分離用ゲート電極２０
の膜厚分だけ下に形成され、またビット線７ａは絶縁膜
２７を介してセルプレート１３上に形成され、絶縁膜２
２、２７に設けられた開口部２８を介してソース・ドレ
イン領域の一方５ａに接続される。またストレージノー
ド２３とその上に形成されるキャパシタ絶縁膜２４と
は、ゲート電極４ａ、ｂの間の絶縁膜２２上にのみ形成
され、その形成領域上にビット線７ａが存在する。
るＤＲＡＭメモリセルを説明する。図２はこの発明の実
施例２によるＤＲＡＭメモリセルの断面図であり図３は
平面図である。図に示すように、素子分離用ゲート電極
２０が単結晶シリコン膜１９表面から突出しないよう
に、素子分離領域におけるシリコン酸化膜１８とその上
の単結晶シリコン膜１９とは素子分離用ゲート電極２０
の膜厚分だけ下に形成され、またビット線７ａは絶縁膜
２７を介してセルプレート１３上に形成され、絶縁膜２
２、２７に設けられた開口部２８を介してソース・ドレ
イン領域の一方５ａに接続される。またストレージノー
ド２３とその上に形成されるキャパシタ絶縁膜２４と
は、ゲート電極４ａ、ｂの間の絶縁膜２２上にのみ形成
され、その形成領域上にビット線７ａが存在する。
【００２６】上記実施例２では、活性領域２６と素子分
離領域とは段差がなくなり、また、ビット線７ａもセル
プレート１３上層に形成されるため、ストレージノード
２３下地の絶縁膜２２表面は、ゲート電極４ａ、ｂ形成
領域以外は平坦となる。このためストレージノード２３
を平坦に形成できる領域は上記実施例１の場合より広く
することができる。従って上記実施例１と同様の効果に
加えて、さらに、キャパシタの面積が増大できて容量を
大きくすることができ、ＤＲＡＭの動作マージンが増大
する、すなわちリフレッシュサイクルを長くできる等の
効果がある。
離領域とは段差がなくなり、また、ビット線７ａもセル
プレート１３上層に形成されるため、ストレージノード
２３下地の絶縁膜２２表面は、ゲート電極４ａ、ｂ形成
領域以外は平坦となる。このためストレージノード２３
を平坦に形成できる領域は上記実施例１の場合より広く
することができる。従って上記実施例１と同様の効果に
加えて、さらに、キャパシタの面積が増大できて容量を
大きくすることができ、ＤＲＡＭの動作マージンが増大
する、すなわちリフレッシュサイクルを長くできる等の
効果がある。
【００２７】実施例３．なお、上記実施例１および２で
は、ＳＯＩ構造のＤＲＡＭメモリセルを示したが、それ
に限るものではない。図４は上記実施例１によるＤＲＡ
ＭメモリセルをＳＯＩ構造でない通常の基板１上に構成
した断面図である。図に示すように、フィールド酸化膜
２によって素子分離をした基板１に上記実施例１と同様
のＤＲＡＭメモリセルを構成するが、ＢＳＴ膜から成る
キャパシタ絶縁膜２４は、約３０ｎｍの膜厚で形成され
る。
は、ＳＯＩ構造のＤＲＡＭメモリセルを示したが、それ
に限るものではない。図４は上記実施例１によるＤＲＡ
ＭメモリセルをＳＯＩ構造でない通常の基板１上に構成
した断面図である。図に示すように、フィールド酸化膜
２によって素子分離をした基板１に上記実施例１と同様
のＤＲＡＭメモリセルを構成するが、ＢＳＴ膜から成る
キャパシタ絶縁膜２４は、約３０ｎｍの膜厚で形成され
る。
【００２８】このように、従来のものに比べてキャパシ
タ絶縁膜２４の膜厚を半分程度に薄くすることで、キャ
パシタの面積が減少しても従来と同じ容量が得られる。
従って、上記実施例１と同様に、下層の絶縁膜２２表面
に平坦化処理を施すことなく、平坦なキャパシタ絶縁膜
２４を形成することができ、結晶構造を有するキャパシ
タ絶縁膜２４のリーク電流が防止された信頼性の高いＤ
ＲＡＭが容易に得られる。
タ絶縁膜２４の膜厚を半分程度に薄くすることで、キャ
パシタの面積が減少しても従来と同じ容量が得られる。
従って、上記実施例１と同様に、下層の絶縁膜２２表面
に平坦化処理を施すことなく、平坦なキャパシタ絶縁膜
２４を形成することができ、結晶構造を有するキャパシ
タ絶縁膜２４のリーク電流が防止された信頼性の高いＤ
ＲＡＭが容易に得られる。
【００２９】実施例４．また、上記実施例１〜３ではキ
ャパシタ絶縁膜２４をストレージノード２３上のみに形
成したため、膜全体が平坦となり結晶構造の乱れた部分
がなくリーク電流低減に極めて有効であるが、図５に示
すように、従来例と同様に、ストレージノード２３に枠
付酸化膜１１を形成し、その上を覆ってキャパシタ絶縁
膜２４を形成したものでもよい。このようにストレージ
ノード２３形成領域、すなわちキャパシタ領域における
キャパシタ絶縁膜２４が平坦であれば十分効果がある。
ャパシタ絶縁膜２４をストレージノード２３上のみに形
成したため、膜全体が平坦となり結晶構造の乱れた部分
がなくリーク電流低減に極めて有効であるが、図５に示
すように、従来例と同様に、ストレージノード２３に枠
付酸化膜１１を形成し、その上を覆ってキャパシタ絶縁
膜２４を形成したものでもよい。このようにストレージ
ノード２３形成領域、すなわちキャパシタ領域における
キャパシタ絶縁膜２４が平坦であれば十分効果がある。
【００３０】
【発明の効果】以上のように、この発明によると、結晶
構造を有するキャパシタ絶縁膜下層のストレージノード
が、隣接するゲート電極間で下地の絶縁膜表面が平坦な
領域にのみ形成されたため、ストレージノード下地の絶
縁膜に表面平坦化の処理を施すことなく、平坦なキャパ
シタ絶縁膜が形成でき、リーク電流が防止された信頼性
の高い半導体装置が容易に得られる。
構造を有するキャパシタ絶縁膜下層のストレージノード
が、隣接するゲート電極間で下地の絶縁膜表面が平坦な
領域にのみ形成されたため、ストレージノード下地の絶
縁膜に表面平坦化の処理を施すことなく、平坦なキャパ
シタ絶縁膜が形成でき、リーク電流が防止された信頼性
の高い半導体装置が容易に得られる。
【００３１】また、この発明によると、ストレージノー
ドが、絶縁膜の下層における、ゲート電極、素子分離用
パターン、および埋め込みビット線の全てが存在しない
領域に形成されたため、平坦なキャパシタ絶縁膜が容易
に確実に形成でき、リーク電流が防止された信頼性の高
い半導体装置が容易に得られる。
ドが、絶縁膜の下層における、ゲート電極、素子分離用
パターン、および埋め込みビット線の全てが存在しない
領域に形成されたため、平坦なキャパシタ絶縁膜が容易
に確実に形成でき、リーク電流が防止された信頼性の高
い半導体装置が容易に得られる。
【００３２】また、この発明によると、半導体装置をＳ
ＯＩ構造に構成したため、キャパシタの面積を縮小して
も、メモリ機能が十分に保てるため、微細化が促進でき
る。
ＯＩ構造に構成したため、キャパシタの面積を縮小して
も、メモリ機能が十分に保てるため、微細化が促進でき
る。
【００３３】また、この発明によると、素子分離用ゲー
ト電極が埋め込み形成され、ビット線がキャパシタ領域
の上層に存在するため、平坦なキャパシタ絶縁膜の面積
が増大でき、キャパシタの容量が大きくでき、半導体装
置の動作マージンが増大する。
ト電極が埋め込み形成され、ビット線がキャパシタ領域
の上層に存在するため、平坦なキャパシタ絶縁膜の面積
が増大でき、キャパシタの容量が大きくでき、半導体装
置の動作マージンが増大する。
【００３４】また、この発明によると、キャパシタ絶縁
膜がストレージノード上のみに形成されたため、リーク
電流の防止に一層効果がある。
膜がストレージノード上のみに形成されたため、リーク
電流の防止に一層効果がある。
【００３５】また、この発明によると、キャパシタ絶縁
膜がＢＳＴ膜から成るため、上述した効果が確実に得ら
れる。
膜がＢＳＴ膜から成るため、上述した効果が確実に得ら
れる。
【図１】 この発明の実施例１による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】 この発明の実施例２による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図３】 この発明の実施例２による半導体装置の構造
を示す平面図である。
を示す平面図である。
【図４】 この発明の実施例３による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図５】 この発明の実施例４による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図６】 従来の半導体装置の構造を示す断面図であ
る。
る。
１ 半導体基板、２ 素子分離用パターンとしてのフィ
ールド酸化膜、４ａ，ｂ ゲート電極、５ａ，ｂ ソー
ス・ドレイン領域、７ 埋め込みビット線、７ａ ビッ
ト線、１３ キャパシタ上部電極としてのセルプレー
ト、１８ シリコン酸化膜、１９ 単結晶シリコン膜、
２０ 素子分離用パターンとしての素子分離用ゲート電
極、２２ 絶縁膜、２３ ストレージノード、２４ キ
ャパシタ絶縁膜。
ールド酸化膜、４ａ，ｂ ゲート電極、５ａ，ｂ ソー
ス・ドレイン領域、７ 埋め込みビット線、７ａ ビッ
ト線、１３ キャパシタ上部電極としてのセルプレー
ト、１８ シリコン酸化膜、１９ 単結晶シリコン膜、
２０ 素子分離用パターンとしての素子分離用ゲート電
極、２２ 絶縁膜、２３ ストレージノード、２４ キ
ャパシタ絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/786 7735−4Ｍ Ｈ０１Ｌ 27/10 ６７１ Ｃ 7735−4Ｍ ６８１ Ｂ 9056−4Ｍ 29/78 ６１３ Ｂ
Claims (6)
- 【請求項１】 半導体基板上に、素子分離用パターン
と、ワード線となるゲート電極と、ソース・ドレイン領
域と、これらの上層に全面に形成された絶縁膜と、上記
ソース・ドレイン領域の一方と接続されたビット線と、
上記絶縁膜上に上記ソース・ドレイン領域の他方と接続
するよう形成された、キャパシタ下部電極としてのスト
レージノードと、このストレージノード上に形成された
結晶構造を有するキャパシタ絶縁膜と、キャパシタ上部
電極とを有し、上記ストレージノードが、隣接する上記
ゲート電極間で上記絶縁膜表面が平坦な領域にのみ形成
されたことを特徴とする半導体装置。 - 【請求項２】 絶縁膜上のストレージノードが、上記絶
縁膜の下層における、ゲート電極、素子分離用パター
ン、およびビット線の一部である埋め込みビット線の全
てが存在しない領域に形成されたことを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 半導体基板にシリコン酸化膜とその上に
単結晶シリコン膜とを設け、この単結晶シリコン膜に素
子形成したＳＯＩ構造であることを特徴とする請求項１
または２記載の半導体装置。 - 【請求項４】 半導体基板にシリコン酸化膜とその上に
単結晶シリコン膜とを設け、この単結晶シリコン膜に素
子形成したＳＯＩ構造であって、素子分離用パターンで
ある素子分離用ゲート電極が上記単結晶シリコン膜表面
より突出しないよう埋め込み形成され、ビット線がキャ
パシタ領域の上層に存在することを特徴とする請求項１
記載の半導体装置。 - 【請求項５】 キャパシタ絶縁膜がストレージノード上
のみに形成されたことを特徴とする請求項１〜４のいず
れかに記載の半導体装置。 - 【請求項６】 キャパシタ絶縁膜がＢＳＴ（（Ｂａ0.75
Ｓｒ0.25）ＴｉＯ3）膜から成ることを特徴とする請求
項１〜５のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6252227A JPH08116035A (ja) | 1994-10-18 | 1994-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6252227A JPH08116035A (ja) | 1994-10-18 | 1994-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116035A true JPH08116035A (ja) | 1996-05-07 |
Family
ID=17234289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6252227A Pending JPH08116035A (ja) | 1994-10-18 | 1994-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116035A (ja) |
-
1994
- 1994-10-18 JP JP6252227A patent/JPH08116035A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6797573B2 (en) | Memory cell and method for forming the same | |
| JPH08330545A (ja) | Ｄｒａｍセル装置および該ｄｒａｍセル装置の製造方法 | |
| US6756266B2 (en) | Capacitor array structure for semiconductor devices | |
| JPH01179449A (ja) | 半導体記憶装置 | |
| JPH02156566A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100195845B1 (ko) | 반도체 메모리 디바이스 | |
| US5124765A (en) | Highly integrated semiconductor memory device with trench capacitors and stacked capacitors | |
| US5217918A (en) | Method of manufacturing a highly integrated semiconductor memory device with trench capacitors and stacked capacitors | |
| JPH0642535B2 (ja) | メモリセルを作成する方法 | |
| JP2519216B2 (ja) | 半導体記憶装置 | |
| US5981989A (en) | Semiconductor memory device having improved stacked capacitor cells | |
| JPH04340270A (ja) | 半導体メモリの製造方法 | |
| JPH07106435A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH08116035A (ja) | 半導体装置 | |
| JPH07202023A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| KR20020078432A (ko) | 반도체 메모리 장치의 제조 방법 | |
| JPH06151768A (ja) | 半導体装置およびその製造方法 | |
| JPH02122560A (ja) | 半導体記憶装置 | |
| JPH0480540B2 (ja) | ||
| JP3171242B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09232537A (ja) | 半導体装置及びその製造方法 | |
| JPH0828474B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10173147A (ja) | 半導体記憶装置及びその製造方法 |